[기초반도체공학|4.6] MOS :

[@김주영-d7s]

교수님 어려운 내용도 저희 학생 입장에서 잘 설명해주셔서 감사합니다! 오늘도 강의 잘 들었습니다!!

[@alexandersanglee443]

안녕하세요 교수님. 5:17에 V_t는 V_FB - (Q_ss/C_ox) 가 아니라 그냥 V_FB 아닌가요? 그위에 교수님이 적어주신대로 V_FB 가 (Q_ss/C_ox)를 포함하는걸로 알고있습니다.

[@DevicePhysics]

엇 그렇네요. VFB 를 VFB0 로 수정해야 맞습니다.

[@oo5609]

교수님 질문있습니다! 전 강의에서는 Qinv에 의한 커패시턴스를 Cox=ㅣdQinv/dVgㅣ로 정의하였는데, 이번 강의에서 Qinv에 의한 커패시턴스가 Cox가 아닌 Cinv인지 궁금합니다!(9:38 부분입니다) 감사합니다!

[@DevicePhysics]

앞의 강의와 동작모드도 다르고, 이 강의에서 말하는 Qinv의 의미도 앞의 강의와 다릅니다.

[@oo5609]

⁠@@DevicePhysics동작 모드가 다른 것은 이해하였는데, Qinv의 의미가 다르다는 것에 대한 자세한 설명을 요청드려도 될까요?

[@DevicePhysics]

@@oo5609 이전 강의에서는 inversion mode 에서 생성되는 Qinv 입니다. 이 강의에서는 depletion mode 에서 발생하는 Qinv 입니다. 즉 앞의 강의에서 무시했던 성분에 대해 이해해보는 것입니다.

[@oo5609]

@@DevicePhysics감사합니다!

[@qwert-g8l]

교수님 9:42에서 Qinv에 의한 생기는 추가적인 C_inv은 기존의 cap들과는 다르게 cap끼리의 병렬연결로 표시되었는데 그 이유가 무엇인가요? 또한 더 나아가 어떠한 경우를 직렬로 보고 어떠한 경우를 병렬로 연결된 것인지 파악하는 법도 알려주시면 감사하겠습니다!

[@DevicePhysics]

Qdep 와 Qinv 은 양이 다르기 때문에 직렬연결된 cap으로 이해될 수 없습니다.

[@qwert-g8l]

@@DevicePhysics 그렇다면 직렬로 연결된 cap끼리는 전하량이 같다고 생각하면 될까요?

[@DevicePhysics]

@@qwert-g8l capacitor의 기본 특성을 생각해 보세요.

[@qwert-g8l]

@@DevicePhysics 감사합니다!

[@Souhait]

반도체 수업이 외국어로 해서 매일 이거 보면서 공부했는데 덕분에 시험 잘본거같습니다 감사합니다 ㅜㅜ

[@Chamchee]

8:54 이따 다시 보기!

[@김애희-b7v]

안녕하세요! 질문이 있습니다. poly depletion 을 설명하시는 부분의 페이지에서 Vg에 의해서 공핍영역이 형성되고. Vg가 커질수록 공핍영역이 넓어지기때문에 Cdep'은 감소한다고 하셨는데 이부분을 정성적으로 이해하고싶은데 그게 어려워서요 ㅜㅜ 정성적 이해과정이 궁금합니다!!

[@DevicePhysics]

질문들이 전부 depletion region 에 대한 질문으로 모두 동일합니다. pn 접합 부분을 제대로 이해하지 못하고 있는 것 같습니다. 일단 pn 접합 부분을 다시 한번 복습하는게 좋을 것 같습니다. VG 가 (+) 쪽으로 더 커지면 --> n+ poly-Si 안의 전자들이 게이트 전극 쪽으로 더 끌려오게 되면서 --> Si/SiO2 근처의 depletion region 이 넓어집니다. Cdep 는 depletion region 폭에 반비례 하므로 --> Cdep 가 감소합니다.

[@이이이-r5r]

안녕하십니까 교수님 질문이 있습니다. 양자역학은 전자의 확률적 분포와 거동을 다룰 수 있다고 배웠는데 어떻게 축적모드에서의 '홀'의 분포와 거동 또한 양자역학을 적용해서 나타낼 수 있는건가요?

[@이이이-r5r]

홀은 전자가 이동한 자리이므로 전자가 이동했을 확률을 적용시켜 홀의 분포 또한 나타낼 수 있는건가요?

[@DevicePhysics]

[물리전자공학]에서 이미 배운 내용입니다. 전자 하나하나는 양자역학에 의해 확률적으로 행동하지만, 전자의 수가 많으면 통계적으로 전자집단의 행동을 수학적으로 기술할 수 있습니다. 그리고 홀을 입자처럼 간주하는 이유에 대해서도 이미 배웠습니다. 관련 영상을 다시 한번 복습 바랍니다.

[@gjs2974]

안녕하세요 교수님 강의 너무 잘 듣고 있습니다. 감사합니다. MOS cap에 대해 공부하다 의문점이 생겨 질문 남깁니다. MOSFET에 대해 배울 때는 ac신호가 입력되는 상황에 대해 분석한 적이 없는데 C-V는 어떤 상황에서 응용되기에 ac 전원의 값을 고려하여 배우는 것일까요? 늘 감사합니다.

[@DevicePhysics]

현재 사용되는 CPU 의 clock frequency 는 대략 수GHz 정도 됩니다. 즉, CPU 안에 구현된 집적회로들의 input signal 이 바뀌는 빈도가 1초에 수기가번 발생한다는 뜻입니다. 또 다르게 표현하면, MOSFET 에 인가되는 게이트 전압이 1초에 수기가번 바뀐다는 뜻입니다. 따라서 우리 강의에서는 회로설계에 관련된 내용을 배우려는 과목은 아니기 때문에 MOSFET 의 DC 특성에만 집중해서 배우지만, 실제로 MOSFET 을 이용해 회로를 구현하였을 때에는 MOSFET 에는 매우 높은 주파수를 가지는 pulse stream 이 입력 됩니다. 따라서 MOSFET 이 가지는 capacitance 성분에 대한 이해가 매우 중요합니다. 이러한 내용들은 보통 [집적회로설계 또는 디지털회로설계]라는 이름의 과목에서 더 자세히 배우게 됩니다.

[@212cockatoo8]

교수님 강의 복습 중 질문드립니다. 5:10에서 oxide의 내부 Qss'는 앞선 Vfb에서 oxide에 생긴 Qss'(양전하)와 다르게 음전하를 가지므로 Vt의 값은 양의 방향으로 더 커지게 되는 것인가요?

[@DevicePhysics]

실제로는 oxide 내부의 전하(Qss')는 여러가지 원인들에 의해 발생하며([고급소자물리|1.5]), 원인에 따라 양전하일수도 있고 음전하일수도 있습니다. 따라서 Vt도 항상 일정한 방향으로 변하는 것은 아닙니다. 그렇기 때문에 여기서는 oxide charge가 Vfb에 미치는 영향만 이해하면 충분합니다.

[@212cockatoo8]

답변감사합니다 교수님!@@DevicePhysics

[@백기현-z8t]

교수님 안녕하십니까! 혹시 3분 oxide charge 슬라이드에서 왼쪽 그림의 하늘색 ideal한 oxide charge가 없는 경우에 왜 Vfb이전에서 C값이 감소하는지 알 수 있을까요?? 다른 비이상적 효과들도 생각해봤는데 잘 모르겠어서 질문 남깁니다 항상 잘 배우고 있습니다 질문에 답변해주셔서 감사합니다!

[@DevicePhysics]

(2) QM effect 에 이미 설명 되어 있습니다. 그리고 강의에서 설명하지 않은 Dybye legnth 라는 개념이 있습니다. 이것에 의해서도 flatband cap 이 영향을 받습니다.

[@savenasaveu]

안녕하세요! QM effect in accumulation 에서 Oxide와 Si 사이의 surface에는 전하가 없는 거 아닌가요? 그런ㄷ 그 앞에 Oxide capacitor가 있다는 건 그 곳에 전하가 있어야 되는게 아닌가라는 궁금증이 듭니다. 이게 가능한가요?

[@DevicePhysics]

질문이 무슨 뜻인지 이해가 되지 않습니다. 앞에서 배웠듯이, accumulation mode 에서는 hole 들이 interface 근처에 모이게 됩니다.

[@밍밍-w4y]

Vt에서 depletion에서 reverse로 모드가 바뀌는 건가요? 그러면 Vt에서 캐리어 농도는 0이 되어야 하는거 아닌가여? Vt=Vfp이어야 하는거아닌가요? 아니면 reverse구간으로 들어온 뒤 Vt 전압이 된다면 surface n농도와 bulk의 p농도가 같을때부터는 더이상 커지지 않는이유가 뭔가요??

[@DevicePhysics]

reverse 모드 라는게 무슨 의미 인가요?

[@김준서-o2g]

늘 좋은 강의 감사드립니다! 궁금한 점이 하나 있는데, oxide charge Q'ss가 +인지 -인지는 무엇을 보고 결정해야 하는건가요? flat band 상태일때 charge neutrality를 만족하기 위해서 Q'm과 반대되는 전하가 되는 것은 이해가 가는데, 교재에 나와 있는 threshold voltage를 인가한 경우 Q'ss가 Q'm과 부호가 같아 Q'ss+Q'm=Qsd_max의 식이 성립하는데, 그 이유가 궁금합니다.

[@DevicePhysics]

1. oxide 내부에 존재하는 charge 의 원인은 상당히 다양합니다. 다양한 원인들 때문에 (+) 인 경우도 있고, (-) 인 경우도 있습니다. 자세한 내용을 원하면, [고급소자물리|MOS |1.5] 강의를 참고 바랍니다. 2. Q'ss+Q'm=Qsd_max 식은 어디에 나오나요? threshold 시점이라면 inversion charge 에 대한 항도 있어야 맞는 식이 될 것 같습니다.

[@김준서-o2g]

@@DevicePhysics 답변 감사드립니다!!

[@정영효-v1y]

안녕하세요 교수님 좋은 강의 올려 주셔서 감사합니다. 궁금한 점이 있는데 QM effect 에서 Finite potential well 에 있는 Carrier(Hole, Electron)의 밀도가 Interface에서 가장 높지 않고 Interface(Oxide/Si)에서 조금 떨어진 부분에서 가장 높다는 것은 이해했습니다. 그리고 이때 커패시터가 Si 쪽에 하나 더 존재하는 것으로 보셔서 Oxide의 커패시터와 Si 쪽의 커패시터가 직렬 연결되어 Ideal일 경우보다 커패시턴스가 작이지는 것으로 이해했습니다. 여기서 Si 쪽에 커패시터가 존재한다고 보는 것보다 Si 쪽의 커패시터는 존재하는 것 대신 Interface 쪽에는 캐리어의 밀도가 매우 낮으므로 Oxide의 두께가 늘어나서 커패시턴스 값이 Ideal일 경우보다 작다고 보는 것은 괜찮을까요?? 정리하자면 QM effect에 의해 Carrier의 밀도가 Interface에서 조금 떨어진 곳에서 가장 높게 되는데 이것을 새로운 커패시터의 생성으로 볼지 혹은 Oxide쪽에 있던 Capacitor의 두께가 늘어난 것으로 볼지 궁금합니다. 감사합니다.

[@DevicePhysics]

oxide 의 두께는 이미 물리적으로 정해져 있는 상황인데, oxide 의 두께가 늘어난 것으로 해석할 때 얻을 수 있는 이점이 있을까요? 또 oxide 와 실리콘의 유전율이 다르기 때문에, 단순히 oxide 의 두께가 늘어난 것으로 설명하려면 늘어난 두께를 수식적으로 표현하기가 불가능합니다.

[@정영효-v1y]

@@DevicePhysics 답변 감사합니다!!

[@sally8464]

안녕하십니까 교수님! PMOS에서 Qox(+)가 있으면 Vfb가 더 -로 감소하는 걸로 알고 있는데 그게 어떤 원인인지 궁금합니다. Vfb가 더 큰 -값이 되려면 Qox가 있을 때 semiconductor부분에 아래로 밴딩이 더 있어야할텐데 그렇다는 건 +인 Qox때문에 전자가 더 모여서 아래로 밴딩이 이루어진 것으로 이해하면 될까요? 다른 이유가 있다면 뭔지 궁금합니디!

[@DevicePhysics]

밴딩으로 어떻게 이해하려는 것인지 잘 이해가 안됩니다. 아무튼 이 강의에서 설명한것처럼 쉽게 생각하면, nmos/pmos 상관없이, oxide 안에 (+)charge가 추가되면 이것을 보상하기 위해 게이트 쪽에는 추가적으로 (-)전압이 필요한겁니다. 그래서 Vfb가 (-)쪽으로 이동합니다.

[@sally8464]

@@DevicePhysics flat band 정의가 semiconductor의 energy band가 flat한 상황이지 않습니까? 그래서 Vfb가 더 - 값이라고 하는 건 semi의 band bending이 더 큰 경우라고 생각했습니다.

[@sally8464]

@@DevicePhysics 그리고 Qox가 있으면 Vg을 걸기 전에 이미 metal과 semi에서 전자들이 모여서 전하중성을 맞추려고 하지 않나요? 그런데 왜 또 gate에 -전압에 필요한지 궁금합니다

[@DevicePhysics]

@@sally8464 flatband voltage를 어떻게 이해하고 있는지 모르겠는데, 강의에서 배웠듯이 전하중성을 맞추기 위해 페르미레벨이 평평해지면서 밴드가 휘어집니다. 그리고 휘어진 밴드를 다시 평평하게 만들 때 필요한 게이트 전압이 flatband voltage 입니다.

[@이경석-v2v]

교수님 안녕하세요. oxide chage와 C-V curve shift의 관계에 대해서, 그럼 만약 oxide에 positive ion이 존재하면 그만큼의 영향을 상쇄시키기 위해 C-V curve는 negative 방향으로 shift되고, 그 결과 Vfb와 Vt 값이 커져 소자를 동작시키는데 더 큰 전압이 요구된다고 생각하면 될까요?

[@DevicePhysics]

잘못 이해하였습니다. 강의에서 설명한 것처럼 VFB 가 negative 방향으로 shift, 즉 VFB 가 감소하고, 그만큼 Vt 도 감소합니다.

[@이경석-v2v]

아 넵 V의 절댓값이 커진다는 의미로 말씀드렸는데 제가 잘못 작성했습니다. 감사합니다.

[@eyelamp8271]

6:44

[@진우빈-e1l]

안녕하세요 질문이 있습니다. 실리콘 쪽의 fermi level이 flat해서 실리콘 쪽의 net charge가 0이라고 하셨는데 왜 그런지 이유가 궁금합니다.

[@DevicePhysics]

자세한것은 [물리전자공학]에서 배웠으니 복습 바랍니다. charge 가 존재하면 E-field 가 형성되고, 그에 따라 potential 분포가 형성되기 때문에 에너지밴드는 휘어지게 됩니다.

[@황현준-s6y]

안녕하세요 교수님 만약 p+ poly si를 gate로 사용하고 p-type si를 사용한다면 C-V curve가 어떻게 되는지 알 수 있을까요? n+ poly si를 gate로 사용한 C-V curve 그래프와 유사한지, 아니면 어떤 차이점이 있는지 궁금합니다.

[@DevicePhysics]

VFB 가 변하기 때문에, VFB가 변하는 만큼 CV curve 가 shift 합니다.

[@황현준-s6y]

그렇다면 n+ poly si C-V curve을 기준으로 했을 때 p+ poly si C-V curve는 오른쪽으로 shift 된 것으로 이해했는데 맞을까요?

[@sally8464]

전자가 많으면 에너지 밴드가 낮아지는 건지 에너지 밴드가 낮아져서 전자가 모이는 건지 인과관계가 궁금합니다

[@DevicePhysics]

뭔가 개념을 잘못 이해하고 있는것 같은데, [물리전자공학]에서 배웠듯이 에너지밴드는 전자의 위치에너지입니다. 따라서 단순히 전자의 농도랑 연관되는 것이 아닙니다. 상대적인 위치에너지의 차이가 중요한 것입니다.

[@sally8464]

@@DevicePhysics 에너지 밴드가 아래로 밴딩되면 전자가 모이는 거 아닌가요?? 그래서 밴드 밴딩으로도 accumulation을 설명할 수 있는 거 아닌가요?

[@DevicePhysics]

밴드가 그냥 아래로 내려가면 전자가 모이는 것이 아니라, 상대적으로 어느 지점보다 내려갈때 전자의 공급이 가능한 상황이면, 위치에너지 차이를 따라 전자가 이동하는 것입니다. 높이가 낮은 곳으로(위치에너지가 낮은 곳으로) 무조건 산꼭대기의 돌이 굴러 오는것은 아닙니다.

[@Juyy-h8r]

안녕하세요 혹시 poly depletion에서 metal은 depletion효과가 왜 안일어나나요? metal에서는 bend이 일어나지 않는건가요??

[@DevicePhysics]

아마 일반물리학 이나 전자기학 과목에서 배웠을 겁니다. 금속 내부에는 전기장이 형성되지 않습니다. 그 이유에 대해서는 검색을 해보면 쉽게 찾을 수 있으니, 공부해보길 바랍니다.

[@Totoro0-01]

안녕하세요 교수님 질문이 있습니다! 만약에 DC bias 만 존재한다면 depletion 영역에서의 capacitance 값은 Cox만 존재하는게 맞나요?

[@DevicePhysics]

dc 전압에서는 capacitance 가 정의되지 않습니다.

[@Totoro0-01]

@@DevicePhysics 왜 dc bias를 걸었을땐 capacitance가 정의되지않나요?

[@Totoro0-01]

@@DevicePhysics dc bias를 인가했을 경우에도 charge들이 저장되어있어 capacitance 성분이 존재하는게 아닌가요?

[@DevicePhysics]

@@Totoro0-01 DC 전압에도 capacitance 값을 정의할 수는 있겠으나, 그것을 해석하는게 의미가 없습니다. MOS 강의에서 정의한 capacitance 값들은 전부 ac small signal 에 의해 발생하는 capacitance 입니다. 이런 것들을 배우는 이유는 MOSFET 이 고속으로 스위칭할 때 (on --> off --> on), 이러한 capacitance 성분들이 RC delay 를 만들어내기 때문입니다. 즉, 빠르게 변하는 전압이 인가되었을 때 (AC 전압), MOS 안의 전하량이 어떻게 대응되는지를 해석하기 위해 배우는 것입니다. 그냥 DC 전압이 인가된 상황이라면, 어차피 capacitance 성분들이 완전히 충전된 상황이기 때문에, MOSFET 의 동작에 영향을 주지 않고, 따라서 굳이 해석을 할 필요도 없게 됩니다.

[@Totoro0-01]

@@DevicePhysics 아…! 그면 pn junction 에서 배웠던것과 마찬가지로 그 small signal의 영향으로 인해서 전류에 흐름에 영향을 미쳤던것과 같은건가요?

[@franciscosuh4286]

안녕하십니까? 강의 내용 중 의문 사항이 있어 질문 드립니다. VFB는 non-ideal MOSCAP에서 즉, Φms≠0, Qss(oxide charge)≠0인 상태에서 이들 때문에 생기는 Si 표면의 에너지 밴드의 bending을 외부에서 이를 상쇄하여 flat하게 만드는데 필요한 전압으로 알고 있습니다. n-ch, Φms0 인경우, VFB는 Φms-Qss/Cox만큼 음의 전압이 될 것입니다. 이렇게 되면 게이트와 Si의 Fermi 준위가 일치되지 않은 상태, 즉 게이트에 음의 전압이 인가된 상태에서 Si 표면의 에너지 밴드가 flat해져서 실리콘 표면의 전하(Qs)가 0이되는데, 이렇게 되면 게이트에 유도 된 음의 전하량≠실리콘 표면의 전하량이 되어 charge neutrality가 깨지게되는데요, 이 부분에 대해 Φms에 의한 에너지 밴드의 bending을 flat하게 만드는 VFB(음의 전압)에 대응하는 + 전하가 Qss라고 교수님께서 설명 하셨는데, 에너지 밴드가 Φms 뿐만 아니라 Qss에 의해서도 bending이 된다는 사실을 생각해 보면 설명하신 이 부분이 이해가 잘 되지 않습니다. 다시 얘기해서 VFB는 Φms와 Qss, 두 가지의 함수인데, 이를 Qss로만 charge neutrality를 설명 할 수 있는지 궁금합니다.

[@DevicePhysics]

지적하신 부분이 더 정확한 설명입니다. 다시 동영상을 보니 제가 부정확하게 설명했네요. 생각하신대로 가해준 VFB 에서 Φms 만큼을 제외한 전압이 게이트에 전하를 유도하고, 이 양만큼이 Qss 와 대응되어 charge neutrality 를 만족하게 됩니다.