[기초반도체공학|5.6] MOSFET :

[@김주영-d7s]

좋은 강의 감사합니다!

[@Hero_Zero1204]

아니 이 영상을 왜 이제봣지. 첨부터 영상보고 공부하겠습니다

[@Chukchukmaster]

혹시 채널이 짧아 짐에 따라 Id가 증가하는 정성적인 이해는 설명히 어려울까요? 앞선 강의에서 saturation current 설명에 이어서 정성적으로 이해하려했는데 수식으로 설명이 되어있어서요! 물론 수식은 이해했고 좋은 강의 감사드립니다.

[@DevicePhysics]

물리전자공학 강의에서 배웠듯이, 전류밀도 J = QNv 입니다. 즉, N (캐리어의 농도) 를 증가시키거나, v (drift velocity) 를 증가시키면, 전류가 증가하게 됩니다. 동일한 Vd 에서, 채널에 가해지는 수평한 방향의 E-field 의 세기는 대충 Vd/Lg 가 됩니다. 즉 채널이 짧아질수록 수평한 방향의 E-field 가 세지기 때문에, 캐리어가 그만큼 빠르게 가속하게 되어 (drift velocity 가 증가하게 되어) 결과적으로 Id 가 증가하게 됩니다.

[@teddykim8351]

강의 감사드립니다

[@오늘은이거다-l2l]

교수님 안녕하세요! 강의 듣다가 궁금해서 질문 남깁니다! Channel Length가 짧아지면서 E=V/d에서 Vsat보다 더 작은 Drain 전압에서 전기장이 Esat (10^4)을 넘어 Velocity가 Saturation 된다고 이해했는데 맞을까요? 그리고 여기서 의문이 Velocity Saturation되면 Si의 전자 속도는 10^7 cm/s 되는 것으로 알고 있는데 단채널은 단지 더 작은 Drain 전압에서 Velocity Saturation 될뿐 전자속도는 똑같이 10^7cm/s 인것 같다고 생각이 들어서요. 이부분이 의문이 들어서 질문드립니다. 그러면 전류밀도 J=qnV에서 Carrier양은 Gate 전압이 같으면 같으니 전류밀도는 단채널이나 장채널이나 같아지는게 아닌가 의문이 듭니다. 이 부분에 대해 설명해주시면 감사합니다.

[@DevicePhysics]

1. 네 맞습니다. 2. 앞에서 이미 MOSFET 의 I-V model 을 유도해보았듯이, MOSFET 의 전류는 단순히 J=qnv 로 구해지는 것이 아닙니다.

[@주형김-w2t]

교수님 안녕하세요. 좋은 강의 잘 수강하고 있습니다. 질문이 있어서 질문 남깁니다. MOSFET을 공정과정을 통해 제작하여 측정을 하였는데, ID-VG의 그래프에서 VD값을 0, 2, 6, 8, 10V를 인가해준 뒤 비교를 하였습니다. 그래프에서 VD가 6, 8 ,10V일 때 ID값이 증가하다가 saturation되는 경향을 확인할 수 있었는데, 이러한 원인도 강의에서 설명해준 것과 같이 channel length modulation, velocity saturation, Mobility variation과 같은 현상 때문인걸까요?? ID-VD 에서의 현상들이 ID-VG에서도 동일하게 발생하는지 궁금합니다!

[@DevicePhysics]

1. MOSFET에 대한 아무런 정보도 없고, I-V curve 도 보지 않은 상태에서 해석할 수 있는 사람은 없습니다. 2. 드레인에 비정상적인 큰 전압을 인가한 상황입니다. 따라서 hot carrier가 발생했을 가능성이 높으며, 소자가 damage를 받을만한 조건입니다.

[@kimKim-rg6xy]

교수님 좋은 강의 감사드립니다. 다름이 아니라 혹시 Cmos에 대해서는 자세히 안배우는 걸까요? 기초반도체공학 Mosfet 첫강의에서 짧게 언급하시고, 반도체공정 강의 Metalization 바로 다음강의인 Cmos 공정을 듣는게 맞는걸까요?

[@DevicePhysics]

CMOS 의 어떤 부분(?)을 알고 싶은 것인지 모르겠는데, 이 과목은 단일 소자에서 발생하는 현상에 대해서 배우는 과목입니다. 2개 이상의 트랜지스터가 모여 회로를 구성할 때 발생하는 현상이나 고려해야 할 점들은, 그 내용이 상당히 많기 때문에, 다른 과목(예: 집적회로설계)에서 따로 배웁니다.

[@엄상현-j1f]

교수님 안녕하세요. 좋은 강의 잘 수강하고 있습니다. 질문이 있어서 질문 남깁니다. Channel length modulation에 대해서 설명하신 것을, Vd가 증가하면서 depletion영역의 길이가 늘어나고, 그만큼 channel의 길이가 줄어들기 때문에, 전류가 증가한다고 이해하였습니다. 그런데 채널의 길이가 줄어들면서 전류가 증가하는 것은, 저항이 작아지기 때문에 전류가 증가하는 것이라 생각이 듭니다. 그럼 위와 같이 depletion 영역이 늘어나면 오히려 저항이 높은 depletion 영역을 전자가 이동해야 하기 때문에 전류가 줄어들어야 하는 것이 아닌가? 라는 생각이 듭니다. 어짜피 전자가 이동해야 하는 경로는 채널 + depletion 영역이라고 생각이 들어서요. 제가 잘못 생각한 부분 지적해주시면 감사하겠습니다!

[@DevicePhysics]

channel length modulation 은 pinch off 시점 이후에 왜 drain current 가 계속 증가하는지에 대한 이유입니다. 이전 강의에서 설명하였듯이, pinch off 시점 이후에도 depletion region 내에 생성되는 강한 전기장에 끌려 채널의 전자가 이동하기 때문에, 애초에 depletion region 이 큰 저항과 같은 역할을 하는 것이 아닙니다. 저항과 같은 역할을 했다면 drain 전류가 pinch off 시점 이후에 아예 흐르지 않을 것입니다.

[@이승혁-f2y]

안녕하세요 교수님. 좋은 강의 너무 감사드립니다. 본 강의에서 설명해주신 channel length modulation, velocity saturation에 의한 V_ds,sat의 감소, mobility variation 등의 non-ideal effects는 모두 반도체 소자의 스케일링에 의한 short-channel effects에 포함되는 현상들인지 여쭤보고자 합니다. short-channel effect에 대해 따로 검색해보니 punch through, DIBL 현상과 같은 반도체공학 시간에 다루지 않은 현상들만 나와서 본 강의에서 설명한 3가지 현상들은 포함되는 것인지 안되는 것인지 혼동이 옵니다.

[@DevicePhysics]

short-channel effects 는 딱히 어떤 현상들이라고 정해진 것이 아니라, 우리가 배운 이상적인 drain current 모델과 실측값이 다르게 만드는 모든 현상들을 통칭하는 용어입니다. 따라서 질문에 포함된 모든 현상들(channel length modulation,velocity saturation, ... , punch through, DIBL, ... ) 은 다 short-channel effects 에 포함됩니다.

[@dfdsfd-m4e]

교수님 안녕하세요 질문이 있습니다! channel length modulation과정을 정성적으로 표현할때 아래 내용이 맞는지 궁금합니다. "saturation영역에서 동작시, Vgs - Vth는 유효채널에 인가되고 나머지 추가적인 Vd값은 pinch off 영역에 인가된다. 이때 Vd를 높일수록 유효채널의 길이가 짧아지면서 V=Ed공식으로 인해 유효채널에 인가되는 E-field의 세기가 증가한다. 결국 증가한 유효채널의 E-field의 세기로 인해 유효채널에서의 전류량(=Id)이 증가하게되는것이다."

[@DevicePhysics]

이해가 안가는 부분을 직접 질문하길 바랍니다. 작성된 글만 봐서는 제대로 이해한 것인지 파악하기 어렵습니다.

[@upap-l6w]

항상 강의 잘 듣고있습니다. 강의중에 channel length modulation에 의해 saturation 이후에도 Id가 커진다고 이해했습니다. 이러한 영향이 mosfet 구동에 어떤 악영향이 있을까요? off-current 일때는 저렇게 통제 안되는 전류가 leakage current로 작용해 문제가 됨은 이해했는데 on-current 일때의 Id 증가가 어떤 영향이 있는지 궁금합니다.

[@DevicePhysics]

소자의 성능 자체 만을 생각한다면, on current 가 커지는 것이기 때문에, MOSFET 의 성능이 더 좋아지는 현상이라고 생각할수도 있겠습니다. 다만 문제는 회로 설계에서 발생할 수 있습니다. 소자를 개발하는 엔지니어는, 소자 개발이 완료된 후, 소자의 특성을 표현할 수 있는 모델 (Id ~ f(Vg)) 를 회로 엔지니어에게 전달하게 됩니다. 회로 엔지니어는 이 모델을 이용해서 트랜지스터 다수가 모인 회로를 설계하게 됩니다. 만약에 소자 엔지니어가, channel length modulation 을 정확히 고려할 수 있는 모델을 만들지 못한다면, 즉, Id 가 증가하는 원인을 정확히 파악하지 못해 이를 정확히 수식적으로 예측할 수 있는 모델을 만들 수 없다면, 회로 엔지니어는 트랜지스터의 동작 특성을 정확히 반영하지 못하는 모델을 가지고 회로를 설계해야 되고, 이는 결국 실제로 회로를 제작하였을 때 문제가 발생할 가능성을 만들게 됩니다.

[@야옹쓰-c2h]

안녕하십니까, 교수님. 많은 도움이 되었습니다. BJT의 breakdown 현상에 대해 궁금한 점이 생겨 질문드리고 싶습니다. Base 전류가 증가할수록 breakdown이 더 빨리 일어나는 양상을 보이던데, 그 이유가 뭘까요? Punch through현상을 기반으로 생각해봤는데, 이유를 찾아내지 못했습니다...

[@DevicePhysics]

BJT는 punchthrough 또는 avalanche 에 의해 breakdown 이 발생합니다. 따라서 본인이 이해하길 원하는 상황이 어떤 상황인지 먼저 판단해보길 바랍니다.

[@야옹쓰-c2h]

@@DevicePhysics Avalanche breakdown 메커니즘으로 생각해보았는데 이해가 가는 것 같습니다. 감사합니다!

[@하나-u9i7f]

안녕하세요 교수님! velocity saturation에 대해 질문드리고 싶습니다 Vs와 Vd 사이에 전압을 걸어주면 전기장이 형성되어 drift에 의해 전류가 흐르게 되는데, 채널 길이가 짧다면 long channel에 비해 전자가 느끼는 전기장이 강하다는 것까지는 이해를 하였습니다. 하지만 'velocity saturation으로 넘어가는 영역에 들어가서 속도가 고정된다'라는 부분을 정확히 이해하지 못했는데요.. 혹시 이 부분에 대해 조금 더 상세히 설명해주실 수 있나요??

[@DevicePhysics]

이전 [물리전자공학] 과목에서 배운 내용입니다. [물리전자공학|5.1] 강의를 참고 바랍니다.

[@k_sk4284]

교수님 일반적인 mosfet에서 다른 조건은 다 똑같고 channel의 길이가 100um ~ 2um까지 줄이게 되면 Vth, Ion는 증가하고, Ioff,SS은 감소하는게 맞나요??

[@DevicePhysics]

그렇게 되는 것이 기대되는 방향이긴 한데, gate length 가 1/50 이나 감소되면서 다른 조건들이 같을 수가 없습니다. 그리고 short-channel effect 들이 발생하기 때문에 단순히 그렇게 될 것이라 장담하기 어렵습니다. on current 는 확실히 증가 될 것입니다. 다만 Ioff 는 줄어들지 장담하기 어렵습니다. SS 도 마찬가지로 감소될 것이 기대되지만 다른변수들에 의해 어떻게 될지 알기 어렵습니다.

[@오늘은이거다-l2l]

교수님 안녕하세요! 강의 듣다가 궁금해서 질문 남깁니다! short channel effect의 한종류에 channel length modulation도 포함하나요??

[@DevicePhysics]

네 포함됩니다.

[@김경식-n7h]

교수님 질문이 있습니다 제가 들은걸로 E-filed 값이 증가하면 velocity값도 같이 증가하다가 velocity가 포화 되는것으로 알고 있는데 velocity가 포화 되는 이유가 무엇인지 궁금합니다 !!

[@DevicePhysics]

scattering 때문입니다. scattering 에 대해서는 [물리전자공학] 에서 배웠습니다.

[@ss-mb6pt]

안녕하세요 교수님. 강의 잘 듣고 있습니다 궁금한게 있어서 질문드립니다 (1) channl length modulation 에서 델타L 에 대한 자세한 수식이 궁금합니다. Vds가 증가함에 따라 델타L도 어느 정도 수준으로 얼마나 증가하는지 궁금합니다. 감사합니다!

[@DevicePhysics]

자세한 수식이라는게 애매합니다. 델타L에 대한 모델은 적어도 수십가지는 있을겁니다. 따라서 본인이 분석하기 원하는 MOSFET 의 스펙에 맞춰 관련 논문을 찾아보아야 합니다. 그리고 channel length modulation 이란 개념 자체가 short channel effect 에 대해 잘 모를때 드레인전류의 변화를 설명하는 근사적인 방법입니다. 따라서 short channel effect들 각각의 이유와 모델을 공부하는게 더 바람직합니다.

[@ss-mb6pt]

@@DevicePhysics 감사합니다!

[@윤성환-d7v]

6:50

[@두부-u5p]

안녕하세요 궁금한 점이 있어 질문 드립니다! FinFET 구조에서 FIN 표면의 러프니스가 나빠지면 surface scattering이 심해지는 결과를 가져올까요? 에치 공정 이후 FIN의 러프니스가 소자 특성에 악영향을 끼칠 수 있을지 궁금하여 질문 드립니다. 감사합니다!

[@DevicePhysics]

네 맞습니다. surface scattering 문제가 발생하기 때문에 이를 해결하기 위한 공정적인 노력을 많이 합니다.

[@두부-u5p]

교수님 감사합니다!

[@Ipray4U_forever]

안녕하서요 교수님 질문이 생기게 되어 남깁니다. id 값이 saturation 되는 원인에 대한 해석을 할때 앞선 강의 5.2강에서 Vg는 채널을 통해 흐르는 캐리어의 양을 결정하고 Vd는 그 캐리어를 옮기는 능력? 으로 이해를 했습니다. 이때 Vg값이 고정이므로 Vd 증가하더라도 id는 변하지 않는다는 해석과 본강의 5.6강 에서 배운 속도 포화 현상으로 인한 id saturation 위 두가지 해석에 대해 서로 관계가 있을까요? 단순히 두가지 모두가 id값이 sat되는 원인이라고 이해해도 괜찮을까요??

[@DevicePhysics]

이 질문의 답은 [고급소자물리|3.4.1] [고급소자물리|3.4.2] 에서 설명하였습니다. 간략히 말하면, 학부에서 배우는 pinch-off 개념은 잘못된 개념입니다. 다만 ID 가 saturation 되는 현상을 가장 쉽게 설명할 수 있기 때문에 사용하는 개념입니다. 실제로 ID 가 saturation 되는 이유는 velocity saturation 때문입니다. 그것을 [고급소자물리] 강의에서 설명하였습니다. 다만 velocity saturation 을 이해하는 과정이 복잡하기 때문에, 학부수준에서는 pinch-off 개념으로 ID 의 saturation을 이해해도 괜찮습니다.

[@Ipray4U_forever]

@@DevicePhysics 답변 감사합니다

[@맥스웰-i1n]

교수님 accumulate 방식으로 동작하는 tft의 경우에는 아래쪽에 depletion region이 없는데 Gate전압에 의해 이끌렸다가 Oxide surface부근에서 튕겨져 나가는 전자들이 bulk 쪽으로 이동하여 총 전하량이 감소할 것 같은데 이러한 현상이 유의미할까요??

[@DevicePhysics]

질문이 전혀 이해되지 않습니다. 전자가 튕겨(?)나가는 현상이 왜 oxide 근처에서 발생하나요?

[@맥스웰-i1n]

​@@DevicePhysics mobility variation 부분에 보면 전자가 이동하면서 Oxide와 depletion 사이에서 scattering이 발생하는데 accumulation에서 동작하는 tft의 경우에는 아래에 depletion이 없기 때문에 Oxide에서 scattering이 발생한 후 bulk쪽으로 갈 수도 있을 것 같아서 질문 드려보았습니다!

[@DevicePhysics]

@@맥스웰-i1n 1. 아마도 surface roughness scattering 을 말하는 것 같은데, 이것은 oxide 와 depletion 사이에서 발생하는 현상이 아니라, 말 그대로 채널의 surface (Si/SiO2 interface)가 울퉁불퉁할 때 발생하는 scattering 입니다. 2. scattering 이란 현상에 대해 잘못 이해하고 있습니다. scattering 이 발생한다고 마치 전자가 당구공처럼 부딪혀서 bulk 쪽으로 튕겨나가지 않습니다. scattering 이 발생하면 충돌에 의해 운동에너지를 잃어 mobility 가 감소하여, 결과적으로 캐리어의 이동속도가 감소하는 것입니다. 3. 만약 bulk 쪽으로 캐리어가 이동했다면, 그것은 scattering 때문이 아니라, 이미 [물리전자공학]에서 배웠듯이 전기장이 내부에 생성되었거나, 농도의 기울기가 발생해서 확산한 것입니다.

[@맥스웰-i1n]

감사합니다 교수님!!

[@synam9311]

안녕하세요, 교수님. 강의 너무 잘듣고있습니다!! 질문 몇 가지 있는데요. 현재 MOSFET을 비반전증폭기 (-)단에 연결하여 신호의 증폭률을 변경하는 회로를 구성하려고 합니다. 그리고 MOSFET의 Ids의 실제 유도공식을 이용하여 Vgate에 따른 Ids 를 구하려고 하는데요. 1) MOSFET 데이터 시트의 parameter들을 봐도 Id를 유도하는 식에 필요한 parameter가 보이지 않는데, Ids 를 모델링 할 방법이 있을까요?? 2) CSD13380F3 N-channel MOSFET 데이터 시트의 경우 Gfs(Transconductance) = 4.3S (condition: Vds = 1.2V, Ids = 0.4A) 라고 되어있는데, 5.3 강의에 있는 Gm = Un*Cox*(W/L)*Vds(linear의 경우) 를 뜻 하는 건가요??? 3) 제가 데이터시트에 있는 파라미터를 잘 모르고 있어서, Ids 를 유도 할 수 있는 방법에 대한 힌트라도 주시면 감사하겠습니다ㅠ

[@DevicePhysics]

증폭하려는 신호가 dc 인가요, ac 인가요? ac 신호라면, MOSFET 의 소신호모델을 이해해야 하는데 제 강의에서는 그 내용을 포함하지 않았습니다.

[@synam9311]

@@DevicePhysics 1V dc 신호입니다!

[@DevicePhysics]

@@synam9311 어떤 회로를 꾸미려는건지는 모르겠으나, datasheet 만으로 Ids 공식을 유도할수는 없습니다. 보통은 회로시뮬레이터(spice)에서 이 MOSFET의 모델라이브러리를 지원한다면, 이 MOSFET 의 동작을 시뮬레이션을 통해 예측해볼수는 있습니다. 대략적인 동작 특성은 datasheet 에 그래프로 나와 있습니다. 특정 전압에서 얼마만큼 Id 가 흐를지 알고싶다면, 적절한 시뮬레이터를 찾아 보아야 합니다.

[@synam9311]

@@DevicePhysics 아 그렇군요 ㅠ 답변 너무 감사합니다!!

[@franciscosuh4286]

안녕하세요? 교수님... 항상 좋은 강의에 감사드립니다. velocity saturation 부분(강의 내용 중 12분15초 부근의 우측 하단의 long과 short channel 의 Vds-Id 비교 그래프)에서 질문이 두가지 있는데요, 먼저 ① 이 속도포화 때문에 short channel MOSFET에서는 실제 pinch off 되는 Vds 보다 낮은 Vds에서 Ids가 포화되는 것은 이해가 되는데, (Ids(@ long channel) > Ids(@short channel) , 이렇게 short channel에서 Ids가 감소한다면, 소자 집적도의 증가와 성능 (예를들어 on-current, Ids) 향상을 위해 소자 미세화가 진행되어 왔다는 사실과, 모순이 생기는데... 제가 뭔가를 오해하고 있는것 같은데요.. 이에 대한 교수님의 명쾌한 설명 부탁드립니다. 그리고 두번째로 ② 해당 그래프에서 Vgs=Vdd라고 기재되어 있는데 이 조건은 물리적으로 어떤 의미가 있는 것인가요?

[@DevicePhysics]

첫번째질문: 지금 다시 보니 그래프를 조금 과장해서 그려서 혼란을 만든 것 같습니다. 당연히 scaling 을 하면 할수록 Ids 값이 증가되는 것은 맞습니다 (그래프를 다시 그려서 수정해야 할 것 같습니다). 일단 여기서는 velocity saturation 때문에 short-channel MOSFET 에서 VDsat 값이 예상보다 작아져 버리는 상황만 이해해 주면 좋겠습니다. 두번째질문: 이건 오타네요. long-channel MOSFET 과 short-channel MOSFET 이 서로 같은 VG 라는 것을 쓰려던 의도였습니다. 즉, VGS(short-channel) = VGS(long-channel) 이 맞습니다.

[@franciscosuh4286]

@@DevicePhysics 안녕하세요? 답변 감사드립니다. 교수님. 그런데..가만히 생각해보니, 제 첫번째 질문의 경우, 순수한 속도포화 효과만 비교하기 위해서는 동일 aspect ratio(W/L)하에서 비교해야 fair하지 않을까하는 생각이드네요. 즉 L만 감소시키면 L에의한 전류 증가가 포함되는 문제가 생길 수 있어, 이를 배제하기 위해 W/L을 일정하게 하지 않았나 싶습니다. 당연히 동일 W에서는 short channel의 Ids가 크겠지요. 그래서 이 그래프가 맞는 것 같은데...교수님 의견은 어떠신가요? 두번째 질문의 Vgs=Vdd의 경우, 두 경우(long & short channel)의 Ids가 어떤 특정 게이트 전압에서의 그래프이고 그때의 게이트 전압이 동작 전압인 Vdd이다~라는 심플한 내용인것 같은데...제 생각이 맞을까요?

[@DevicePhysics]

@@franciscosuh4286 첫번째 질문: 지금 제 생각에는 (1) long-channel 에서 velocity saturation 이 발생한 경우/발생하지 않은경우, (2) short-channel 에서 velocity saturation 이 발생한 경우/발생하지 않은경우, 이렇게 두가지 경우로 나누어서 비교해 보는것이 좋을 것 같습니다. 조만간 이 부분에 대해서 다시 설명한 동영상을 업로드하도록 하겠습니다. 두번째 질문: 그렇게 심플하게 생각해주면 좋은데, 현재의 그래프가 VD-ID 그래프여서, 잘못 오해하면 VGS 가 VD 가 변함에 따라 같이 계속 같이 증가한다고 생각할 수도 있을 것 같습니다. 이 그래프 말고 그냥 velocity saturation 현상만 이해해주면 좋겠습니다. 다시 설명한 영상을 빠르게 준비하도록 하겠습니다.

[@qwer-uq7vl]

궁금한 점이 있어 질문 남깁니다! velocity saturation에서 L이 감소하면 E-field 가 증가하게 된다는 것이 V=Ed 식으로 생각하면 되는 것인지 궁금합니다! 아니면 L 감소가 채널에 걸리는 저항 감소를 의미하니 그에 따라 E-field가 감소한다로 이해해도 되나요? E-field와 저항 사이에 관계가 있는지도 궁금합니다. 감사합니다!

[@DevicePhysics]

V=Ed 관계로 이해하면 됩니다. 채널저항과 E-field 사이의 관계는 이전 과목인 물리전자공학 에서 배웠습니다. 간단하게 설명하면, conductivity = (q*p*hole mobility) + (q*n*electron mobility) 입니다. mobility 가 E-field 에 연관되어 있기 때문에 채널저항과도 연관됩니다.

[@user-nq4kq3ee4z]

교수님 혹시 책에 나와 있는 설명에 대해 궁금한 점도 대답해주실 수 있을까요?? 정말 기초적인 질문이지만 잘 해결이 안 되어서 여쭤봅니다!! 교재 446p에 Channel Length Modulation을 보면 The depletion width extending into the p-region of a pn junction under zero bias can be written as x_p = sqrt( (2*ε_s*Φ_fp) / (eN_a)). 라고 나와 있습니다. 하지만 여태 x_dt = sqrt( (2*ε_s*Φ_s) / (eN_a))라고 두었고, threshold voltage일 때 Φ_s=2|Φ_fp|니까 x_p = sqrt( (4*ε_s*Φ_fp) / (eN_a)) 여야 할 거 같은데, 왜 위에선 제가 생각하는 수식과 다르게 2가 안 곱해져 있는지 궁금합니다!!!

[@DevicePhysics]

저도 이 수식은 조금 잘못되었다고 생각되어 강의에는 포함하지 않았습니다. 다른 교재들도 다 확인해 봤는데 channel length modulation 을 이렇게 설명하는 교재는 우리 교재가 유일합니다. 다만 단순히 Φ_s=2|Φ_fp| 라고 생각하면 안됩니다. 수직한 방향의 밴드 휘어짐과 수평한 방향의 밴드 휘어짐을 혼동하면 안됩니다. source 도핑이 높기 때문에 one side junction (n+p) 으로 생각할 수 있고, one side junction 에서의 depletion width 는 식(7.44) 에 나와 있습니다. 여기서 Vbi 를 구해야 하는데, Vbi 는 식(7.1) 에 나와 있듯이 Vbi = |Φ_fn| + |Φ_fp| 입니다. 주의할점은, 여기서 depletion width 를 구하는 식은 수평한 방향의 밴드휘어짐을 생각하는 것입니다. 하지만 게이트 전압을 threshold 시점까지 인가하게 될 것이므로 p-type 쪽 밴드가 (수직한 방향으로) 휘어지게 됩니다. 따라서 Vbi 가 Vbi - 2Φ_fp 만큼 낮아지게 됩니다. 따라서 제가 생각하는 식(11.2) 는 x_p = sqrt( (2*ε_s*(|Φ_fn| - Φ_fp)) / (eN_a)) 가 맞다고 생각합니다.

[@user-nq4kq3ee4z]

@@DevicePhysics 아 덕분에 이해한 것 같습니다! 정말 감사합니다!! 1. n+p junction이므로 수평 방향으로 Vbi = |Φ_fn| + |Φ_fp|만큼 휜다. n+의 Conduction band의 전위가 0V라고 치면, p의 CB의 전위는 (|Φ_fn| + |Φ_fp|)가 된다. 이때, 수평방향으로 보면 휘어있지만 수직방향으로 보면 휘어있지 않다. 2. Inversion carrier를 위해 수직방향으로 게이트 전압을 Threshold까지 인가한다. (|Φ_fn| + |Φ_fp|)에서 수직방향으로 봤을 때 Φ_s = 2|Φ_fp|만큼 전압을 인가하므로 (|Φ_fn| + |Φ_fp|) - 2|Φ_fp| = (|Φ_fn| - |Φ_fp|)가 된다. 이 말씀이시군요! 사실 전압들에 대한 각각의 효과가 매번 헷갈렸는데 이번 기회에 더 정확히 된 것 같습니다. 교수님 정말 다시 한번 더 감사드립니다. 좋은 하루 보내세요!!

[@다승정-n9n]

교수님 안녕하세요 혹시 BJT강의는 없나요!?

[@DevicePhysics]

네 없습니다. BJT 는 거의 쓰이지 않기 때문에 강의에 포함하지 않았습니다.

[@_aao4245]

많아봤자 대학원생으로밖에 안보이는데 사람들 다 교수님이라고부르는거 넘 공감된다,,그만큼 설명을 잘하신다는거지

[@DevicePhysics]

진짜 교수라서 그런거랍니다ㅎㅎ

[@_aao4245]

@@DevicePhysics 헐 정말요...? 대박동안이십니다 교수님,,,!