LE3_4c Leistungsmosfet Dynamisches Verhalten Schaltvorgänge

Vorlesung Leistungselektronik im Studiengang Mechatronik an der DHBW Stuttgart Campus Horb.
In diesem Teil wird das dynamische Verhalten des Leistungsmosfet beschrieben. Ausgehend von den parasitären Kapazitäten wird der Einschaltvorgang anhand einer induktiv geklemmten Last beschrieben. Am Ende wird kurz auf den Ausschaltvorgang eingegangen.

[@thomasbeyer5471]

Vielen Dank für diese gut verständliche Erklärung!

[@marcelfalinski7291]

Super erklärt!

[@tristanschneider851]

Guten Tag und erstmals vielen Dank für die Vorlesungsreihe, Ich frage mich ob ich es nun richtig verstehe : Um im speziellen Anwendungsfall eines MOSFETs meine SOA zu ermittlen benötige ich die Zeitspanne in ihrem beispiel beim Einschaltvorgang von t1 bis kurz vor Ende t3, stimmt das oder definiert sich die maximale Zeit durch die Spannnung Uds und Stromstärke Id im Maximalpunkt ( also genau an t2 im obigen Beispiel)? Außerdem verstehe ich leider auch nicht ganz, was sie mit dem Übergang in den DC Bereich im vorigen Video meinen, es wäre toll wen sie mir diese beiden Fragen beantworten könnnen. :)

[@jost459]

Danke, verständlich erklärt. Mit welcher Hardware arbeiten Sie um die Zeichnungen zu erstellen?

[@lilly210408]

das wäre auch meine Frage

[@michaelburner2301]

Hallo, super erklärt! Nur zwei Punkte verstehe ich noch nicht ganz und ich wäre dankbar, wenn Sie mir das beantworten könnten. - Warum ist im Bild 2. die Gate-Drain Kapazität gedanklich parallel zur Gate-Source Kapazitität? - Müsste der Gate Strom zum Umladen der Gate-Drain Kapazität nicht in Richtung des Treibers fließen, damit sich Uds ändern kann? Weil wenn Uds = Ugd + Ugs und Ugs bleibt konstant (Miller Plateau)? Ich würde mich über eine (weitere) Erklärung sehr freuen.

[@burkhardulrich8836]

Beide Fragen lassen sich mit Ihrer Gleichung erklären, die Spannung UDS ist wie geschrieben Uds=Ugd+Ugs und Ugs bleibt konstant. Nun zunächst zur zweiten Frage: Die Spannung Uds ist gleich der Versorgungsspannung UB allerdings positiv von Drain nach Source, damit ist die Spannung Ugd negativ (bzw. die Spannung von Drain nach Gate positiv). Die Kapazität Cgd muss entladen werden , d.h. es muss ein Strom entgegen der momentan positiven Spannung am Kondensator fließen und daher aus dem Treiber heraus. Damit kann auch die erste Frage beantwortet werden: Da vom rechten Anschluss des Widerstandes Rg nun zwei kapazitive Ladeströme fließen in dieselbe Richtung, daher liegen diese gedanklich parallel.

[@michaelburner2301]

@@burkhardulrich8836 Jetzt habe ich es verstanden, danke :)

[@thomasbeyer5471]

Können Sie bitte Ihr Skript zur Verfügung stellen. Das würde dann das Sahnehäubchen Ihrer Vorlesereihe sein.

[@burkhardulrich8836]

Suchen Sie nach meinen Namen und schicken Sie mir eine E-Mail, dann können Sie es bekommen.