[설계독학] [쉬어가기 13장] Verilog HDL 문제은행 HDLBits 를 해보자. (다 풀고 댓글로 인증하기!!)

Verilog HDL 문제은행 : blog.naver.com...
모두들 1등하세요~ 댓글로 인증 남기기!

[@user-go5kt6jw1e]

꾸준한 업로더이신 유튜버시군요!! 구독한지는 좀 됐지만 시간내서 꼭 정주행하겠습니다 !!

[@verilog]

요즘은 많이 못올리고 있네요 ㅠ 댓글 감사합니다. :)

[@민지홍-v6q]

좋은 정보 감사합니다. 요즘에는 직장에서 HLS만 다루느라 베릴로그 볼 시간이 상대적으로 부족했는데요. 덕분에 보완이 될 것 같습니다.

[@verilog]

HLS 를 직장에서 쓰는곳이 그리 많지? 않을텐데 반갑네요! VerilogHDL 도 혼합해서 사용하니 공부해두시면 큰 도움이 되실꺼에요. (저보다 이미 잘하실 것 같다는.. ㅋ) 즐공하세요 :)

[@use1910]

예전에 많이 풀었었는데 다시보니 반갑네요 ~~

[@verilog]

이미 해보셨군요? (이제는 유명한가보네요 ㅋ) 즐공입니다~~!

[@cpprhtn]

항상 좋은 정보 및 설명 감사합니다

[@verilog]

빠른 댓글 감사드려요! 즐공입니다!!

[@nosonam]

안녕하세요 설계독학님!! 좋은 설명 감사합니다. VHDL 관련 질문 하나 드려도될까요? VHDL 에서도 >,< 와같은 연산자를 if 에 쓸수 있나요?? 정확히는 아래와 같은 문법이 가능할까요?? 예: if count > 13 then ... 또한 OOP 에서 loop 를 돌릴때 주로 i++ 하는것처럼, VHDL에서도 아래와 같은 연산이 가능한지 궁굼합니다!! signal count : STD_LOGIC_VECTOR (3 downto 0) := "0000"; ... if count < 12 then count

[@verilog]

안녕하세요 :) VHDL 은 저도 경험이 적어서, 답변이 어려울 것 같아요. 즐공하세요 :)

[@Wattsey]

오 바로 가서 해봐야겠네요

[@verilog]

저같은 작심삼일 대신 완주하시기를 기원합니다. 은근 재밌어요. 즐공하세요 :)

[@kuda4132]

안녕하세요. 이 사이트에서 예전부터 문제 풀고 있는데 뒷부분으로 갈수록 난이도가 어려워지더라고요 ㅋㅋ 그것과 별개로 질문이 있는데요, 예전에 라이브에서 AI가속기에 대해 이야기 하면서 결국에는 NoC(Network On Chip)도 해야한다고 하셨는데 혹시 그에 대한 이유를 알 수 있을까요?

[@verilog]

음.. 라방에서 제가 그랬군요 (기억하고 계시는게 용하신데요..? ㅋ) 만약에 제가 저 멘트를 쳤다면, cloud 서버 향 ai chip 을 염두해서 말하지 않았을까 생각이 들어요. 결국 cloud 는 여러 카드들이 동적으로 움직여야 겠죠. 그 말은 많은 데이터가 오가는 환경일테고요. 데이터 양을 충족할 수 있는 NoC 기술은 필수같습니다. 즐공하세요 :)

[@kuda4132]

@@verilog 좋은 인사이트 감사합니다! NoC를 갖추면 많은 데이터 양을 충족시키는데 핵심적인 역할인 걸까요?

[@verilog]

@@kuda4132 cloud server 에서는 NoC 가 필수겠지요? (뇌피셜입니다 ㅋ)

[@CH_name258]

안녕하세요, 설계독학 inflearn 강의 수강을 생각 중인데요, 제 상황에 맞는 강의를 선택하고싶어서 문의드리고 싶은 점들이 몇 가지 있습니다. 유튜브 공개댓글 외에 개인적으로 문의드릴 수 있는 이메일이나 문의처가 있을까요? 감사합니다.

[@verilog]

답변드렸습니다. 이루고자 하시는 일 이루시길 바랄께요 :)