[설계독학] [Verilog HDL 24장] handshake IF 의 timing closure 를 위한 skid buffer - 실전편

드디어 공개가 되었습니다! 다시 만나뵙게 되어서 진심으로 반갑습니다.
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[@77jeong]

강의 감사합니다.~

[@verilog]

댓글 감사합니다. jj님도 즐공하셔요 :)

[@Curry_Quinn]

맛비님 안녕하세요! 좋은강의 잘 보고 있습니다! 다니시는 회사 공고를 보다보니 MacOS에서 verilog 개발을 하시는 분이 많다고 하시는데 어떻게 하시는 건가요? 이카루스 베릴로그를 사용하시나요? 아니면 리눅스나 윈도우를 VM으로 띄워서 하시는 지 궁금합니다.. 개인적으로 10여년정도 맥만 사용해서 베릴로그를 배우려니 환경자체를 다 옮겨서 배우는 중이라 적응하는데 어려움을 겪고 있습니다. 새해 복 많이 받으셔요 🤩

[@verilog]

안녕하세요 :) 저도 회사에는 Mac 을 사용중입니다. 다만 Mac 에 개발 tool 을 설치하고 있진 않고요. Base 는 linux 입니다. 리눅스나 윈도우를 VM 띄운다기 보다는, 실제 OS 를 사용하고 원격 혹은 ssh 로 붙여서 사용합니다. 즐공하세요 :)

[@tarzanbs-q3t]

안녕하세요. 혹시 인프런에 만드신 강의부터 미리 런칭 후 차후 계속 업데이트 하실 계획은 없으신가요...? 6월까지 언제 기다리나... 현기증이 나서요ㅎㅎ

[@verilog]

앗.. 감사합니다 ㅎ 제가 중간에 혹시나.... (그럴일은 없다 믿지만) 그만둘 수 있어서.. 다 완성한 이후에 오픈을 하려고 해요 ㅠ 기다려 주시면 감사하겠습니다!!!

[@hardware_james5746]

맛비님 혹시 기본적인 async fifo 관련한 강의가 있으신가요? 저는 synthesis engineer인데요, 요근래 async fifo 관련하여 timing requirements를 정확히 이해하고 전달해주는 설계자가 없어서요. Logic을 제가 좀 이해할 수 있다면 sdc로 구현하기가 용이할 것 같은데 혹시 가장 기본적인 async fifo강의를 부탁드려도 될까요? gray counter와 full empty signal을 이용한 아주 기본적인 async fifo요…

[@verilog]

안녕하세요 :) 해당 내용은 이번강의계획에는 없어서요 ㅠ 다음 강의에서 반영해보도록 하겠습니다. (저도 강의를 만들 정도로 잘하진 못해요) 즐공하세요 :)

[@hardware_james5746]

@@verilog 답변 감사합니다 맛비님, 우리 언젠가 필드에서 만날 날이 있다면 참 좋겠습니다 ^^

[@verilog]

@@hardware_james5746 만나게 되면 아는척 부탁드립니다 (async fifo 물어봤었다고) 즐공하세요 :)