삼성전자의 3nm 공정 수율은 2024년 현재 약 20% 이하로 추정되고 있습니다. 초기에는 한 자릿수 수율을 기록했으나, 최근 약간의 개선을 통해 20%에 가까운 수율을 보이고 있습니다( SemiWiki - All Things Semiconductor! ). 삼성은 2024년 하반기까지 이 수율을 60% 이상으로 끌어올리는 것을 목표로 하고 있습니다TrendForce 경쟁사인 TSMC와 비교했을 때 여전히 낮은 수율이지만, 삼성은 Gate-All-Around(GAA) 기술을 통해 장기적인 경쟁력을 확보하려 하고 있습니다.
@김연탄-k2dАй бұрын
TSMC의 Gate-All-Around(GAA) 기술은 2025년부터 2nm 공정에 도입될 예정입니다. TSMC는 현재 2nm 공정의 성능이 목표치의 80%에 도달했으며, 초기 테스트 수율은 약 50% 수준으로 보고되고 있습니다. TSMC는 이 수율을 개선하기 위해 계속 노력 중이며, 2026년 이후 본격적인 대량 생산을 계획하고 있습니다( TSMC는 3nm에서는 FinFET 기술을 사용했지만, 2nm부터 GAA로 전환하면서 경쟁력을 강화할 예정입니다. 이는 삼성전자가 3nm 공정부터 GAA 기술을 도입한 것과 비교되는 부분입니다. 하지만 TSMC는 전반적으로 수율 관리에서 더 안정적인 성과를 보여주고 있습니다( SemiWiki - All Things Semiconductor! 따라서 TSMC의 GAA 공정에서의 수율은 초기 단계에서는 50% 정도로 추정되지만, 시간이 지남에 따라 개선될 것으로 예상됩니다.