Verilog#3. Создание RS-триггера и физическая реализация на Intel FPGA

Третье уже и практическое и теоретическое видео, в котором продолжаем учиться писать на языке описания аппаратуры Verilog. И в этом видео начинаем знакомиться с компонентами Последовательностной логики - RS-триггере (RS-защелка). Все рассказывается довольно подробно, проверяется работоспособность кода в тестбенче в ModelSim на Intel FPGA и физически на отладочной плате DE10-lite.
Исходник к видео:
github.com/nr-...