Verilog. Последовательностная логика.

  Рет қаралды 9,513

ФРТК МФТИ

ФРТК МФТИ

5 жыл бұрын

Лектор - Прутьянов Виктор vprutyanov
Сообщество проекта: drec_courses
Репозиторий с материалами курса: github.com/viktor-prutyanov/d...
Приняли участие в создании:
- Филипп Микоян philalala
- Владислав Молодцов molvlad
- Эдгар Казиахмедов softed
Снято на базе студии Физтех-Live при поддержке Фонда Целевого Капитала МФТИ.

Пікірлер: 13
@alexall1166
@alexall1166 3 жыл бұрын
Спасибо тебе, Добрый человек)
@kcs-one_AI
@kcs-one_AI 4 ай бұрын
👍✌
@spandiyartorakhmet3860
@spandiyartorakhmet3860 4 жыл бұрын
Здравствуйте! Можете сделать таймер
@user-me7ww1sw9x
@user-me7ww1sw9x 3 жыл бұрын
Слишком быстрый перескок от бистабильной схемы к D триггеру (опущены RS latch -> D Latch )
@MrRONE777
@MrRONE777 Жыл бұрын
на 7:50 как раз показан D Latch, к слову
@nikolaypotashev7096
@nikolaypotashev7096 4 жыл бұрын
17:54 - а точно 10 состояний? Состояния с 0 по 8 - это 9 состояний, а при равенстве счетчика 9 его значение сбрасывается на 0. Или я что-то не так понимаю? ...а-а-а-а, так получается что состояние счетчика с 9 на 0 сменится только на следующем такте?
@viktorprutyanov6555
@viktorprutyanov6555 3 жыл бұрын
Да, счётчик проведет 1 такт в состоянии 9 (как собственно и в других состояниях). Таким образом их всего 10, а период сигнала стал в 10 раз больше.
@artyomgolenischev3708
@artyomgolenischev3708 4 жыл бұрын
reg - это тип данных, обозначающий 0 или 1 логическую. В новой версии языка SystemVerilog его название заменили на logic. Это никакой не регистр, а тип данных, который будет на выходе данного d-триггера.
@viktorprutyanov6555
@viktorprutyanov6555 3 жыл бұрын
Отчасти вы правы, и использование reg не обязательно приводит к появлению D-триггера в схеме. Просто в этой лекции нужно было объяснить разницу между reg и уже изученным ключевым словом wire, поэтому пришлось несколько упростить реальное положение дел. В следующих лекциях этот вопрос прояснен. Кроме того, в курсе я стараюсь не использовать термин "тип данных", чтобы у студентов не возникала путаница с языками программирования.
@artyomgolenischev3708
@artyomgolenischev3708 4 жыл бұрын
Замечание 2. Wire - тип данных по умолчанию (если другой не обозначен для данного сигнала). Это может быть 0, 1, x- неопределенное состояние, z- запрещенное. Если взять любую ПЛИС и написать банально присваивание значения входа на выход ножки, подключенной к светодиоду, очевидно будет что он будет гореть если ничего никуда не подключено и если типы данных не указаны по умолчанию (когда на все ножки, во избежание короткого замыкания мы подаем значение напряжения неопределенного состояния). Далее - если указать при этом тип данных логический, то светодиод уже гореть при этом не будет, когда вход одной ножки никуда не подключен и висит в воздухе.
@viktorprutyanov6555
@viktorprutyanov6555 3 жыл бұрын
Если указать reg с initial знанием 1, то гореть будет.
@allallall2321
@allallall2321 4 жыл бұрын
Давайте Си верилог шляпа
@viktorprutyanov6555
@viktorprutyanov6555 3 жыл бұрын
Давайте без давайте
Verilog. Прошивка FPGA. Altera Quartus.
15:15
ФРТК МФТИ
Рет қаралды 9 М.
ОСКАР ИСПОРТИЛ ДЖОНИ ЖИЗНЬ 😢 @lenta_com
01:01
ИРИНА КАЙРАТОВНА - АЙДАХАР (БЕКА) [MV]
02:51
ГОСТ ENTERTAINMENT
Рет қаралды 12 МЛН
HOW DID HE WIN? 😱
00:33
Topper Guild
Рет қаралды 30 МЛН
Чего ожидать от HTTP/3 + Go
51:07
Нина Пакшина
Рет қаралды 1 М.
Verilog. RAM. RAM в FPGA. Память команд
24:22
ФРТК МФТИ
Рет қаралды 6 М.
Verilog. Комбинационная логика.
6:54
ФРТК МФТИ
Рет қаралды 10 М.
Verilog. Устройство FPGA Altera Cyclone IV
13:46
ФРТК МФТИ
Рет қаралды 7 М.
Verilog. Фазовая автоподстройка частоты
11:00
PART 52 || DIY Wireless Switch forElectronic Lights - Easy Guide!
1:01
HUBAB__OFFICIAL
Рет қаралды 25 МЛН
ОБСЛУЖИЛИ САМЫЙ ГРЯЗНЫЙ ПК
1:00
VA-PC
Рет қаралды 864 М.