VHDL en pratique : Bien mener son test unitaire ou comment concevoir son banc de tests (testbenches)

[@kirikouwepeutihmecemonami4219]

Juste pour vous dire Monsieur que grâce à vos vidéos et à votre pédagogie j'ai assimilé très rapidement les notions de VHDL . Résultat : j'ai très bien réussi mon partiel .

[@EricPeronnin]

Félicitations et merci pour votre message

[@fit_davidson7885]

merci beaucoup pour toute ces Videos. j'ai en fin compris VHDL grace a vous .

[@mael_hnr]

ensemble de vidéos très instructives, claires et concises. Encore merci !

[@jfmahe1407]

Très bonne vidéo.Merci.

[@EricPeronnin]

Toujours fidèle au rendez-vous ! Merci.

[@jfmahe1407]

@@EricPeronnin Que oui ! J'en apprends encore plein.

[@hamzatoufaridamilougou4550]

Un grand merci

[@soumiasamane8111]

merci !!!

[@ahmedb2559]

Merci !

[@embeddedsemrade]

merci

[@zohramenou4472]

Monsieur vous pouvez me donner le programme

[@EricPeronnin]

Le compteur : library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity compteurBCD is Port ( clk : in STD_LOGIC; en : in STD_LOGIC; bcd : out STD_LOGIC_VECTOR (3 downto 0)); end compteurBCD; architecture Behavioral of compteurBCD is signal cmpt : integer range 0 to 9 := 0; begin -- Copie en sortie du signal de comptage interne bcd bcd ); -- Clock process definitions clk_process :process begin clk