Dans votre code, nous ne donnez pas à la porte AND2 ses instructions. Comment se fait t il?
@EricPeronnin4 жыл бұрын
Bonsoir. C'est une directive du composant. Vous pouvez voir cela comme une brique de base Xilinx pour ses CPLD et FPGA. Il est donc normal de ne pas en donner le code.
@ahmedb25593 жыл бұрын
Bonjour professeur, ici pourquoi on s'oblige à redonner un nom aux component AND2 et FCDE dans la description de l'architecture interne entre begin et end ?
@haithemnasri72104 жыл бұрын
on n'a pas donné aux component AND et FDCE une implementation, comment le vhdl les comprend ?
@EricPeronnin4 жыл бұрын
AND fait partie des opérateurs de base du vhdl comme && en C par exemple. FDCE est une primitive spécifique de fondeurs de CPLD et FPGA. C'est une primitive qui possède une description vhdl pour la simulation par exemple et directement synthétisable dans ces composants
@alexisfrjp4 жыл бұрын
Je viens de verilog et je ne comprends pas pourquoi `component` est utile. Pourquoi est-il nécessaire? N'est-ce pas déjà présent dans la définition du module/entity? N'est-ce pas de la duplication avec les instances?
@EricPeronnin4 жыл бұрын
Bonjour. c'est une lourdeur que je n'explique pas. Je cherche ...
@donmed23 жыл бұрын
pourquoi vous utiliser l'instruction generic ( INT: bit :='0'); ?!
@Ram960303 жыл бұрын
d'après ce qu'il a dit, c'est pour initialiser la sortie Q de la bascule à 0