Cours de VHDL #3. Description structurelle en VHDL

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Eric PERONNIN

Eric PERONNIN

Күн бұрын

Пікірлер: 12
@amallaamach2363
@amallaamach2363 4 жыл бұрын
je vous remercier pour cette série des vidéo
@GAMEVUEG
@GAMEVUEG 4 жыл бұрын
Eric tyé trop le sang mon rho
@wadewatson3061
@wadewatson3061 4 жыл бұрын
merci à vous !
@LM-si6yd
@LM-si6yd 4 жыл бұрын
Dans votre code, nous ne donnez pas à la porte AND2 ses instructions. Comment se fait t il?
@EricPeronnin
@EricPeronnin 4 жыл бұрын
Bonsoir. C'est une directive du composant. Vous pouvez voir cela comme une brique de base Xilinx pour ses CPLD et FPGA. Il est donc normal de ne pas en donner le code.
@ahmedb2559
@ahmedb2559 3 жыл бұрын
Bonjour professeur, ici pourquoi on s'oblige à redonner un nom aux component AND2 et FCDE dans la description de l'architecture interne entre begin et end ?
@haithemnasri7210
@haithemnasri7210 4 жыл бұрын
on n'a pas donné aux component AND et FDCE une implementation, comment le vhdl les comprend ?
@EricPeronnin
@EricPeronnin 4 жыл бұрын
AND fait partie des opérateurs de base du vhdl comme && en C par exemple. FDCE est une primitive spécifique de fondeurs de CPLD et FPGA. C'est une primitive qui possède une description vhdl pour la simulation par exemple et directement synthétisable dans ces composants
@alexisfrjp
@alexisfrjp 4 жыл бұрын
Je viens de verilog et je ne comprends pas pourquoi `component` est utile. Pourquoi est-il nécessaire? N'est-ce pas déjà présent dans la définition du module/entity? N'est-ce pas de la duplication avec les instances?
@EricPeronnin
@EricPeronnin 4 жыл бұрын
Bonjour. c'est une lourdeur que je n'explique pas. Je cherche ...
@donmed2
@donmed2 3 жыл бұрын
pourquoi vous utiliser l'instruction generic ( INT: bit :='0'); ?!
@Ram96030
@Ram96030 3 жыл бұрын
d'après ce qu'il a dit, c'est pour initialiser la sortie Q de la bascule à 0
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