[기초반도체공정|2.3]

[@집돌이-f5h]

강의 처음 들었는데 너무 깔끔하고 좋네요. 감사합니다~

[@김주영-d7s]

좋은 강의 감사합니다!😊😊

[@d33ronf3]

와 너무 좋은 설명이네요. 이해가 한방에 가네요. 감사감사~ 꾸벅

[@travellerworld8966]

누설전류(Leakage current)문제를 감소시키기 위해 DRAM 안의 모스펫에 들어가는 Capacitor 에 HIgh K를 쓰게 된 거구요.

[@반도체공부]

교수님 9:00 내용에서 Cd의 영향력을 줄이기 위해 Cox를 높인다는 것이 조금 헷갈립니다. 제가 생각하기로는 Cox와 Cd가 직렬연결되어 있어 Cox가 커지면 Cox에 걸리는 전압이 줄어들어 Gate Control 능력이 떨어진다고 생각하였는데 이 논리에 문제가 있다고 생각합니다. 혹시 Cox가 커지면 Gate control 능력이 좋아지는 것을 좀 더 자세히 설명해주실 수 있을까요?

[@DevicePhysics]

채널에 두 cap 이 직렬연결된것은 아니고, 그냥 gate filed, drain field 가 채널에 미치는 영향을 cap 으로 모사한 것입니다.

[@반도체공부]

@@DevicePhysics 그럼 단순히 GATE에 의한 Q=Cox x Vgate가 Drain에 의한 Q=Cd x Vdrain 보다 더 커져서(Cox를 높였기 때문) Cd의 영향력을 줄이고 Gate control능력이 좋아진다라고 이해해도 될까요?

[@semifolk9295]

정말 좋은 강의 감사드립니다. 짧은 질문을 하나 드리면, 소자 performance를 높히기 위해 para Cap을 빨리 채워야하고 (RC delay) 그래서 Idsat을 증가시켜야 한다고 이해했습니다. 그런데, 공식에서 Cox를 증가시켜야 Idsat이 증가되게 되는데, 그렇다면 Delay time도 같이 증가하지 않나요? Idsat의 증가가 Cox로 인한 Delay time 증가를 상쇄하고도 남을 정도로 월등하다라고 이해해야 하는것인 가요?

[@DevicePhysics]

예전강의에서 설명한거라 자세히 설명을 안했는데, RC delay 의 R 은 채널저항을 뜻합니다. 즉 동일한 드레인전압에 대해 Idsat 이 증가한다는 말은 채널저항이 감소한다는것과 동일합니다. 따라서 Idsat 을 증가시키면 RC delay 가 감소합니다. 결과적으로는 Cox 를 키워서 증가하는 delay 보다는 para cap 이나 R 이 감소하면서 감소되는 delay 효과가 훨씬 큽니다.

[@semifolk9295]

@@DevicePhysics 상세한 설명 감사합니다.

[@tta_goniiiii]

교수님 좋은 강의 감사합니다. 그럼 HfO로 넘어가면서 산화공정이 안쓰인다고 하셨는데요. 그럼 LDD를 형성하기 위한 버퍼 산화막이나 스크린 산화막을 만들 때도 산화공정을 안쓰나요? 게이트 산화막을 만들 때는 CVD로 한다는 사실은 이해했습니다.

[@DevicePhysics]

제가 안쓰인다고 말한것은, 로직트랜지스터의 gate insulator 에 국한된 것입니다. 다른 영역에서는 여전히 산화공정이 쓰이며, 로직트랜지스터가 아닌 다른 트랜지스터(전력반도체 등)에서는 gate insulator 로도 여전히 SiO2 가 쓰이고 있습니다.

[@쿸2]

22:32에서 진공상태를 깨지않는 공정을 했을 때, 왜 Metal과 High-k 사이에 Fermi level pinning 현상이 안 일어나는지가 궁금합니다...!

[@DevicePhysics]

진공상태가 Fermi level pinning을 막는데 도움은 되겠지만, metal 을 증착하는 방식에 따라 영향을 받을수도 있고, 또 증착이 끝난 이후에 passivation 을 안하면 발생하기도 하기 때문에, 완벽한 해결책은 아닙니다.

[@크믈르은]

안녕하세요 교수님 좋은강의 감사드립니다. 궁금한점이 있는데요, polySi의 도펀트가 oxide로 침투하는 원인은 diffusion에 의한것인가요? 그리고 이를 metal로 바꾸면 metal원자는 침투하지 않는지 궁금합니다.

[@DevicePhysics]

1. diffusion에 의한 것은 아니고 다른 이유들이 있는데, 댓글에서 간단히 요약하기에는 내용이 많습니다. dopant 와 high-k 물질과의 화학적 반응이 주된 원인입니다. 2. Cu 나 Ag 같이 diffusivity 가 매우 높은 metal 들은 침투할 수 있기 때문에 gate 로 사용하지 않습니다.

[@크믈르은]

@@DevicePhysics 답변 감사합니다!!

[@blee7796]

좋은 강의 잘 보고 있습니다. 감사합니다. 현재 반도체 공정에서 Oxidation을 안한다고 말씀하셨는데 그러면 High K 물질은 증착공정을 통해서 생성되는건가요?? 그리고 그렇다면 증착공정 이전의 공정들이 진행되는동안 웨이퍼 표면은 무엇이 보호해주는 역할을 하는지 궁금합니다.

[@DevicePhysics]

챕터8에 CMOS process 에 대한 강의영상이 현재 업로드 중에 있습니다. 그 영상들을 참고하면 이해할 수 있을 겁니다.

[@franciscosuh4286]

Fermi level pinning에 대해서 자세히 공부하려면 어느 강의를 보면되나요?

[@DevicePhysics]

다시보니 [기초반도체공학]에서 설명했네요. [기초반도체공학|3.4] 에 설명이 있습니다.

[@franciscosuh4286]

@@DevicePhysics 해당 강의 들었는데요...페르미 레벨 피닝 현상 자체가 무엇인지는 이해가되는데..어떤 mechanism으로 interface state로 인해 금속의 페르미 레벨이 고정되는지는 이해가 않되어 이 부분 설명 가능하실까요?~~^^

[@DevicePhysics]

강의에서 설명한게 전부 다 입니다. metal 이 산화되어 interface 근처는 이상적인 metal 로 간주할 수 없는 애매한 물질상태가 됩니다. 따라서 페르미레벨도 이상적인 상황과 전혀 상관이 없는 엉뚱한곳에 위치하게 됩니다.

[@franciscosuh4286]

@@DevicePhysics 이상적인 상황이 아닌건 알겠는데요~왜 금속의 종류가 바꿔도 폐르미 준위가 바뀌지 않는지가 question입니다~~

[@DevicePhysics]

@@franciscosuh4286 interface state 들도 전하중성조건(charge neutrality)를 만족해야 전체적인 시스템이 중성을 띌 수 있습니다. 따라서 전하중성조건을 만족하기 위해 캐리어들이 이동하고 interface state 를 채우거나 탈출하면서, 결과적으로 페르미레벨이 어느 지점으로 결정됩니다. 즉 금속이 어떤 물질인지가 중요하지 않고, interface state 의 전하중성조건을 만족시킬 수 있는 위치로 페르미레벨이 고정되는 현상이 Fermi-level pinning 현상입니다.

[@junki9598]

그...감사합니다. 현재 반도체 기업에 지원하고자 하여 반도체를 공부하는 컴공생인데 도움 많이 받고 있습니다. 그런데 한가지 여쭈어봐도 될까요? 그렇다면 산화 공정은 현시점 산업 반도체 공정에서는 완벽하게 빠지는 것인가요? 아니면 연구실이나 실험실등 특수한 조건에서 제외되는 공정이 되는 것인가요? 개인적으로 궁금하여 검색을 해보니 현시점에서 둘이 혼용되고 있다고도 하고, 그에 대한 논문도 있어서 헷깔려서 여쭤보게 되었습니다. 귀찮게 했다면 죄송합니다. 제가 물리나 반도체쪽으로는 완벽하게 문외한인데 갑자기 관련기업에 지원하게 돼서;;;

[@DevicePhysics]

로직 트랜지스터에서 gate insulator 공정에는 안쓰입니다. 그 이외의 다른 용도의 트랜지스터나, gate insulator 공정이 아닌 경우에는 여전히 사용되고 있습니다.

[@junki9598]

@@DevicePhysics 아하 그렇군요 감사합니다!

[@위드winningDNA]

여기나온 자료들의 논문 알 수있을까요 11:30 11:30 11:30

[@DevicePhysics]

스스로 찾아보길 바랍니다.

[@위드winningDNA]

교수님 안녕하십니까! 개인적으로 궁근한게 있어서 이렇게 남깁니다 요즘 저차원 반도체가 뜨고있는데 이 이 물질을 모스펫 공정할때 한층 더쌓으면서 인터페이스 트랩과 어떠한 연관 관계가 있는지 궁금합니다. 또한 저차원 반도체를 통해서 어느 부분이 개선되는지 또한 궁금합니다!! 시간되실때 한번 부탁드리겠습니다!

[@DevicePhysics]

1. MOSFET 공정할 때 한층 더 쌓는다는게, 정확히 저차원반도체를 어떻게 하겠다는 것인지 이해가 안됩니다. 2. 질문이 너무 추상적입니다. 그냥 interface trap 과의 관계를 물어보면 제한된 댓글안에서는 답변하기 어렵습니다. 구체적으로 질문 바랍니다.

[@위드winningDNA]

네교수님 정리해서 다시 여쭤보겠습니다. 감사합니다!

[@배태경학생전자정보대]

안녕하세요 항상 좋은 강의 감사합니다!! 1) 일반적으로 높은 모빌리티를 가진 재료는 높은 유전율 값을 갖나요?? 2) 밴드갭이 큰 물질은 일반적으로 모빌리티가 좋지 않나요?? 두서 없는 질문 죄송합니다.

[@DevicePhysics]

1) 왜 그렇게 생각하죠? 2) 밴드갭에 크면 carrier 수 자체가 적어지거나 insulator 가 될 것인데, 왜 모빌리티가 좋아질 것이라 생각하나요?

[@배태경학생전자정보대]

@@DevicePhysics 2) 아아 밴드갭이 큰 물질은 모빌리티가 안좋아진다는 것을 잘못 말한 것입니다!! 밴드갭이 크다는 것은 CB까지 전자를 하나 올리는데 더 많은 에너지가 필요하고 그렇다는 것은 CB에 있는 전자는 더 많은 에너지를 갖는다고 생각하여 scattering의 영향이 심해져 전자의 모빌리티가 감소한다고 생각했습니다. 1) 이것과 연계하여 일반적으로 high K물질은 밴드갭이 작다고 하셨고 그렇다는 것은 conduction band에 있는 전자가 비교적 적은 에너지를 갖는다고 생각했습니다. 그렇기 때문에 좋은 모빌리티를 갖게 된다고 생각했습니다. 3) 이러한 질문을 드린 이유는 저희 학교 반도체공학 시험문제 중에서 "일반적으로 실리콘처럼 특별히 캐리어 이동도가 높지 않은 물질보다 캐리어 이동도가 높은 물질로 더 빠른 트랜지스터 소자를 만들 수 있다. 다만 고이동도 재료를 이용한 소자는 나름대로 부작용이 있다. 유전율, 누설전류, SS측면에서 그 부작용이 왜 생기는지 서술하라." 라는 문제가 있었는데 이 문제에서 모빌리티와 유전율의 관계가 아무리 생각해도 답이 안나와서 질문을 드린 것이었습니다. 감사합니다!!

[@DevicePhysics]

@@배태경학생전자정보대 1) high-k 물질은 절연체 입니다. 특별히 defect 을 일부러 만들지 않는 이상 절연체의 mobility 는 다 매우 낮기 때문에, 비교하는 것 자체가 별로 의미가 없습니다. 2) 애초에 문제가 실리콘과 비교해보라는 것이므로, 반도체 물질 안에서 따져 봐야 할 것 같습니다. 그러니 이 강의의 내용과는 관련이 없습니다.

[@핑프맨]

좋은 강의 감사합니다. 교수님. 혹시 metal gate로는 어떤물질이 주로 사용되는지 알수 있을까요?

[@DevicePhysics]

Ta, Ru, Nb, Hf 등을 사용하는데, workfunction 을 조절하기 위해서 보통은 합금 형태로 사용하게 됩니다.

[@핑프맨]

@@DevicePhysics 교수님 답변 감사합니다. 금속 게이트로 TiN나 TaN이 쓰인다는 글을 본 기억이 있는데, 이것도 맞는 정보일까요?

[@DevicePhysics]

@@핑프맨 TiN 이나 TaN 을 써도 됩니다.

[@lys6815]

교수님 좋은 강의 감사드립니다. oxidation 이 gate insulator로 사용되지 않더라도 pad oxide 나 ion implant barrier 로도 사용되지 않는 건지 궁금합니다.

[@DevicePhysics]

gate insulator 에는 사용되지 않지만, 다른 목적으로는 여전히 사용되고 있습니다.

[@lys6815]

@@DevicePhysics 네 답변 감사드립니다!

[@Owen-oi3dm]

교수님 안녕하십니까, 매번 좋은 강의 정말 감사드립니다! 1. Poly Si과 HfO2 계면에서 SiO2 가 생성되는 것처럼 Si 기판과 HfO2 사이에서도 고온공정 중 SiO2 생성되어 Capacitance 값이 줄어드는 문제가 생길 것 같은데, 이런 부분은 어떻게 해결이 되었을까요? 2. HKMG에서 HfO2 와 Si 계면에서의 trap site가 많은데도 불구하고 현재 양산적용이 된 상태인데, trap site 개선은 어떻게 이루어졌는지 궁금합니다.

[@DevicePhysics]

1. 그 문제도 metal gate 를 도입하게된 이유 중 하나입니다. 2. 채널면적이 스케일링 되면서 자연스럽게 해결된 문제입니다. 보통 SiO2는 1e10개/cm2 정도의 interface trap density 을 가지며, high-k 는 1e11~1e12 정도의 값을 가집니다. 값만 보면 10배 이상 차이가 나지만, 현재소자의 채널 면적을 곱해서 트랩 개수를 구해보면 트랩밀도와 상관없이 트랩 개수는 0개 아니면 1개 입니다. 따라서 트랩때문에 발생하는 문제보다는 high-k 로 얻는 장점이 훨씬 크게 됩니다.

[@미나리-p5f]

정말 좋은 강의 감사드립니다!! poly si gate대신 metal gate를 사용할때의 단점으로 HfO2/Si 계면의 high interface trap을 말씀해주셨는데 이는 n+ si gate를 사용하든 metal gate를 사용하든 high k물질과 Si substrate와의 접촉은 동일하니 gate물질에 상관없이 발생하는 문제점이라고 생각하는데 맞나요?

[@DevicePhysics]

네 맞습니다.

[@daisy-vz6wk]

교수님! 그럼 유전율이 높은 물질일수록 게이트 전압에 대한 영향력이 커진다고 이해했는데, 그럼 게이트 쪽에 양의 전압을 가했을 때 유전율이 클수록 게이트 쪽의 에너지 밴드가 더 잘 내려간다고 해석할 수 있나요? (소스-게이트-드레인의 에너지 밴드를 그렸을 때요!) 항상 좋은 강의 감사합니다! 정말 도움이 많이 되고 있습니다!!

[@DevicePhysics]

네 맞습니다.

[@daisy-vz6wk]

@@DevicePhysics 감사합니다~!

[@헤헤-y7x]

교수님 원래 gate에는 Metal사용하는걸로 알고있는데 gate에 Poly Si대신 Metal을 사용한다는 것이 잘 이해가 되지 않습니다..

[@DevicePhysics]

트랜지스터가 처음 양산된 시점부터 2010년쯤까지 게이트는 poly-Si 으로 만들었다가, 강의에서 설명한 이유 때문에 metal 로 바뀌었습니다.

[@chihonglee5704]

SiO2 는 여전히 PMIC, CIS, DDI, 자동차용 전력반도체 등 다양한 종류의 반도체에서 GATE 로 사용되고 있습니다.

[@진진스르]

9:00

[@이하-r6d]

좋은 강의 감사합니다! 240318