[고급소자물리 | emerging device and technology | 5.1.4]

[@꺄르르맨션]

FD-SOI..이리 자세히 알려면 논문밖에 없는데 한국어로 직접 이렇게 수업을 들을수있다니..행복하네요

[@Ipray4U_forever]

항상 좋은강의 감사합니다

[@hojoonryu906]

좋은 강의 감사드립니다 교수님

[@kjc350]

교수님 항상 좋은 강의감사드립니다. 혹시 영상에 나온 사진 자료를 사용해도 될까요?

[@DevicePhysics]

네 상관없습니다.

[@franciscosuh4286]

안녕하세요? 강의 자료 맨 마지막 페이지의 FinFET과 FD-SOI 비교 slide에서 하단부에 명시된 내용이 이해가 잘 않되어 질문 드립니다. FinFET의 경우의 "Most suited for high performance application"의 내용 및 FD-SOI의 경우의 "Most suited for low power/high speed application"에서 low power라는 내용은 이해되는데, low drive current인데 왜 high speed가 가능하다고 되어 있는지 설명 부탁드립니다.

[@DevicePhysics]

앞부분에서 설명하였듯이 SOI 의 경우 parasitic capacitance 성분들이 적기 때문에 고속동작에 유리할 가능성이 있습니다. 단일소자만 봤을때는 on current 가 낮지만, 회로를 집적했을 때는 얻을 수 있는 장점이 있습니다.

[@손은한]

교수님 좋은 강의 잘 듣고 있습니다. 그런데 Cosmic ray에 의한 영향성 설명하실 때 (6:27), 그림에서 은색 부분이 STI 및 Box 가 아닌지요? 맞다면 Body가 얇다고 하신 부분은 초록색과 주황색 Source, drain 사이의 하늘색 body를 말씀하신 것으로 이해하려고 합니다. 또한 SOI는 은색 부분의 BOX 가 Bulk에서 Cosmic ray로 인해 생성된 charge들의 영향성을 줄여줘서 그렇다 라고도 말할 수 있는지 궁금합니다.

[@DevicePhysics]

지금 보니 제가 실수했네요. 은색부분이 STI / BOX 가 맞습니다. 은색부분 위쪽에 얇은 영역이 body 가 맞습니다. SOI 에서는 BOX 가 cosmic ray 에 의한 영향을 막아준다고 생각하여도 좋고, body 자체가 얇기 때문에 채널에 직접적인 영향을 줄 확률 자체가 적어진다고 이해해도 좋습니다.

[@kkkukkkk]

안녕하세요 교수님, 질문이 있어 댓글남기게 되었습니다. Advantages of SOI 슬라이드 하단에 ' RF application beyond 10GHz' 라고 되어있습니다. 1. 기생캡이 감소할수록 10GHZ RF에 적용가능한 이유가 궁금합니다. 2.SOI 구조가 bulk 구조에 비해 기생캡이 작은 이유가 궁금합니다. 단순히 box 구조로 인한 junction parasitic capacitance가 감소함이 주된 이유인지 궁금합니다. 좋은 강의 감사합니다, 교수님.

[@DevicePhysics]

1. RC delay 가 감소하기 때문입니다. 2. 강의자료에 나온 표처럼, junction cap 이외에도 여러 기생캡들이 감소합니다.

[@user-fr4xl5uu2j]

항상 좋은 강의 감사드립니다 교수님 몇가지 궁금한점이 있어서 질문드립니다 1. gaa구조도 게이트와 high-k 절연막으로 둘러쌓여있는데 self heating이 문제가 되지는 않는지 궁금합니다. 2. FDSOI 에서 전체가 공핍영역이 되기 때문에 hole들이 바로 recombination되어 floating body effect가 일어나지 않는다고 말씀해주셨는데 이부분이 잘 이해가 되지 않습니다. 공핍영역은 게이트에 양전압이 인가됐을때 hole들이 밀려나면서 형성되는 것인데 전체가 공핍영역이 되면 hole들이 존재할 수가 없어서 recombination되는걸까요?

[@DevicePhysics]

1. GAA 구조도 floating body 를 가지기 때문에 self-heating effect가 발생합니다. 키워드로 검색해보면 논문들이 많이 검색이 될 것입니다. 2. 양의 게이트전압에 의해 밀려난 홀들은 source/drain 쪽으로 이동하여 바로 recombination 되어 버립니다. 따라서 PDSOI 처럼 depletion region 아래쪽에 홀이 쌓일 수가 없습니다.

[@user-fr4xl5uu2j]

@@DevicePhysics 아 이해됐습니다 답변 감사드립니다 교수님! 좋은 강의 해주셔서 감사합니다

[@박경훈-c3g]

안녕하세요 교수님 Kink Effect를 공부하면서 궁금한 것이 있어서 질문드립니다. Vg 값이 클수록 Drain 전류가 가파르게 증가해서 동일한 드레인 전압에서 전류가 더 큰 것으로 알고 있습니다. 1. 12분 30초 I-V 그래프에서 kink 현상이 나타나는 시점이 Vg값이 클수록 더 큰 Vd가 인가된 시점으로 보이는데 이렇게 된 이유가 정확히 뭔지 궁금합니다. 그러니까 Vg가 크면 더 큰 Vd에서 kink 현상이 나타나는 이유가 궁금합니다. 2. kink 현상이 Saturation 영역 이후에 발생하는 것으로 보이는데 항상 그런 것인지 궁금하고 그런 것이라면 이유가 뭔지 알고 싶어서 질문드립니다.

[@DevicePhysics]

kink effect는 hot carrier 때문에 발생합니다. 1. hot carrieri가 발생하는 Vg, Vd 조건은 [고급소자물리|3.5.2] 강의에 내용이 있으니 참고 바랍니다. 2. hot carrier 는 강한 드레인 E-field 때문에 발생하는 것입니다. 따라서 saturation region 에서 발생할 수 밖에 없습니다.

[@박경훈-c3g]

너무 감사합니다

[@ipodori97]

강의 정말 잘 듣고 있습니다. 감사드립니다. 혹시 floating body effect와 kink effect는 일반 mosfet에서는 발생되지 않고 오로지 PDSOI에서만 일어나는 현상인지 궁금하여 질문드립니다.

[@DevicePhysics]

1. 먼저 floating body effect 는 floating body 에서 발생하는 모든 현상을 통칭하는 말입니다. 따라서 floating body effect 안에 kink effect 가 포함됩니다. 2. 일반 mosfet 에서는 floating body effect 가 발생하지 않습니다.

[@제육덮밥-f7v]

항상 좋은 강의 감사드립니다. FD-SOI가 기판 쪽에 전압을 거는 Back Gate Biasing이 가능하다고 알고있습니다. 1. PD-SOI에서는 Floating 되는 부분(Body) 때문에, Back Gate Biasing을 사용하지 못하나요? 2. FD-SOI에 Back Gate Biasing을 통해, Vt 조절하는 부분도 기존 Mosfet의 Body Effect 매커니즘과 동일한가요? 3. FD-SOI 같은 경우 Box층 때문에, 기판 쪽에 (Vsb 회로설계 입장에서 목적에 맞는 Vt 설정 가능 라고 판단했는데, 이렇게 이해해도 될까요? 교수님 강의 덕분에, 소자 직무를 희망하는 학생 입장에서 너무 큰 도움이 됩니다.

[@DevicePhysics]

1. PDSOI 에서도 사용할 수 있습니다. 2. 거의 동일하게 생각해도 됩니다. 3. 누설전류랑 Vt조절은 관계가 없습니다. 4. 장점이 맞습니다.

[@jw-bg5ow]

안녕하세요 강의를 듣다 의문점이생겨 질문남깁니다. 삼성전자 파운드리에서 MRAM을 FD-SOI구조로 개발 및 양산중이라고 알고 있는데 MRAM의 특성상 소이 구조가 적합해서 사용하는건가요?? 가장 중요한 self-heating effect문제가 있음에도 사용중인걸까요? 성능만 보면 바로 Finfet에 적용하는게 좋아보이는데 왜 첫 양산은 FD-SOI로 했는지 궁금합니다

[@DevicePhysics]

그런 부분은 회사 관계자가 아니면 알기가 어렵습니다. 기술적인 이유일수도 있지만, 회사 사정상의 이유일수도 있습니다. 기사를 찾아보니 28nm 공정을 이용해서 양산하다고 보았습니다. 상당히 예전 technology node 를 이용해서 양산하는 것으로 볼 때, 아직 MRAM 의 판매처가 뚜렷하지 않은 상황에서 검증용 시제품을 만드는 단계로 추정됩니다.

[@손은한]

MRAM 관련 논문을 찾아보시면 아실 수 있겠지만, MRAM 은 embedded 형태로 기존 28nm Logic 제품에 얹혀져서 2019년도부터 양산이 되고 있습니다. 삼성 파운드리의 28nm FD-SOI 제품에 탑재된 것은 보안상 자세히 말씀드릴 수는 없지만 복합적인 이유 (개발 라인 상황, 고객 요구 특성, 타이밍, 기타 등등) 가 있습니다.

[@ipodori97]

안녕하세요 교수님. 좋은 강의 늘 감사드립니다. 강의 수강중에 궁금한 점이 있어 문의드립니다. 1) FDSOI의 경우 Body 두께를 5~20nm로 얇게 가져가면 Source, drain 영역도 같이 줄어서 기생저항 성분 증가 우려가 있어서, S/D 영역을 따로 더 크게 만드신 다고 하셨는데, source, drain 영역의 경우 보통 양산 시 Shallow junction을 위해 As으로 implant하여 일부로 Xj를 5~20나노 정도로 얇게 만들지 않나요? 2) Self-heating effect가 BOX층 때문에 열이 안빠져나가서 발생한다고 하셨는데, Box 층이 없는 Double gate 구조의 MOSFET의 경우에는 기존 Single gate Bulk Si과 다르게 어디로 열이 빠져 나가는것인지 궁금하여 문의드립니다. 3)구글링을 해서 찾아보면 Box층이 있는 Double Gate MOSFET도 있고, Box층이 없는 Double gate MOSFET도 있는데, Box층이 없는 Doble gate MOSFET는 2D FinFET으로 봐야할지 궁금하여 문의드립니다. 4) Body 두께가 일정 두께 미만이면 FD-SOI, 두께가 두꺼워서 중성영역이 생기면 PD-SOI 이렇게 구분 되는거 외에는 공정상의 차이는 크게 없는지 궁금하여 문의드립니다.

[@DevicePhysics]

1) junction 의 깊이와, source/drain 영역의 두께는 같지 않습니다. raised source/drain 형태로 더 두껍게 만들 수 있습니다. 2) 3) 그냥 double gate MOSFET 이라고만 하면 어떤 구조인지 알 수 없기 때문에 질문에 답할 수 없습니다. 4) 공정상의 차이(?) 라는게 정확히 어떤 의미인지 모르겠습니다. PD-SOI 는 body 두께를 얇게 하기 어려웠을 때 제작되던, 과도기적인 소자 입니다.

[@김수환-f5o]

안녕하세요 교수님, 강의를 들으며 궁금한 부분이 있어 여쭙고자 글을 남기게 되었습니다! 1. FDSOI 관련 질문이 있습니다. 강의 14분에서 교수님께서 fdsoi는 SOI film thickness가 1nm씩만 바뀌더라도 문턱전압이 매우 민감하게 반응한다고 하셨습니다. 실제로 논문을 찾아보았을 때, UTB에서 film thickness가 감소하면(ex, 7nm->5nm->3nm) 문턱전압이 증가하는 경향성을 보였습니다. quantum confinement effect에 의해 그런 경향성을 보인다~ 라고만 언급을 해뒀을 뿐, 소자적인 관점에서의 이유를 언급한 논문이 없더라구요. 두꼐가 얇아지면 그만큼 gate controllability가 증가할 것인데 ,왜 문턱전압이 증가하는 것인가요? 2. " effective mobility가 약 3nm이하부터는 scattering에 의해 급격히 감소한다. "라고 작성된 논문을 보았습니다. 그렇다면, "두께가 얇아질수록 ueff가 감소하니, 문턱전압이 증가한다." 라고 설명하여도 상관없을까요? 감사합니다.

[@DevicePhysics]

mobility가 감소하는 것도 하나의 이유가 될 수 있겠으나, 주된 원인은 quantum confinement effect 때문입니다. 다만 quantum confinement effect 는 캐리어가 좁은 영역안에 갇혔을 때 발생하는 현상들을 통칭하는 용어여서 댓글만으로 간단하게 설명하기 어렵습니다. 대략적으로만 설명하면, UTB 인 경우 더이상 body 영역이 3차원이 2차원처럼 됩니다. 따라서 캐리어의 density of state (DOS) 가 불연속적으로 변하게 되고, 이것 때문에 inversion carrier 가 형성되는데 더 많은 에너지가 필요하게 됩니다. 따라서 VT 가 증가하게 되는데, 이 효과가 body 두께가 얇아질수록 더 심하게 나타나게 됩니다.

[@지훈-x8e]

안녕하세요 교수님 1. PD-SOI에서 floating body(중성영역)는 ptype으로 도핑되어있는 si인가요 아니면 순수 si가 되나요? 2. Source로 hole들이 이동하지않고 floationg body에 왜 모이게되나요? 좋은 강의 감사합니다. 잘 듣고 있습니다

[@DevicePhysics]

1. 특별히 도핑에 대한 제약 조건(?)은 없습니다. 2. source 로 홀이 빠져나갑니다. 따라서 floating body 에 일시적으로 모이는 것입니다.

[@Ipray4U_forever]

항상 좋은 강의 감사드립니다. 강의 내용 중 floating body effect 제가 정확하게 이해하지 못한 부분이 있어 질문 남기게 되었습니다. netural region의 potential이 상대적으로 낮다 보니, 높은 Vd에서 impact ionization으로 생성된 hole들이 netural region에 쌓이게 됩니다. 이 과정에서 channel 아래 depletion region이 증가한다고 보기는 어려운가요? / netural region에 hole들이 쌓이는 과정에서 hole들이 이동하면서 depletion region이 확장되지는 않나요? 이렇게 생각하게된 이유는 기초반도체공학 5.4강의(substrate bias 효과) 내용 중 VS(-)전압에 의해 hole들이 이동하게되고, 그 과정에서 depletion region이 늘어나게 된다 라는 사실을 통해 PDSOI 상황에서도 hole들이 netural region으로 이동하면서 기존 남은 자리에는 fixed inversion charge들이 생기게 되지 않을까? 라고 생각하게 되었습니다. 긴 글읽어주셔서 감사합니다. 오늘도 즐거운 하루보내세요.

[@Ipray4U_forever]

hole들이 쌓이고나서 다시 채널에 영향을 미치면서 위와 같은 일들이 상쇄되는건가요?

[@DevicePhysics]

답변을 확실히 할 수 있는 부분과 아닌 부분들이 있는데 1. impact ionization 에 의해 생성된 hole 들은 excess carrier 입니다. 즉, 원래 body 쪽에 존재하던 hole 들이 아니라 추가로 생성된 것입니다. 2. 기존에 있던 홀들이 밀려나면서 쌓이는 것이 아니라, excess carrier 들이 neutral region 에 쌓이기 때문에 depletion region 의 폭이 증가하지는 않습니다. 3. 추가로 생성된 hole 들이 쌓이면서 채널에 영향을 줍니다. 마치 (+) 전압을 substrate 에 인가한 것과 같은 효과를 만들기 떄문에, 결과적으로 drain current 가 증가합니다. 4. 여기서 확실히 답하기 어려운 부분이, depletion region 의 변화 입니다. 제 추측으로는, 쌓인 hole 들이 depletion region 에 전혀 영향을 주지 않는다고는 말하기 어렵겠지만, 그 영향이 크지 않을 것으로 추측됩니다. 다만 이 점은 시뮬레이션을 해봐서 분석을 해봐야 알 수 있을 것 같습니다.

[@Ipray4U_forever]

답변 정말 감사드립니다!

[@his1509]

안녕하세요 교수님 저는 반도체 관련 엔지니어가 되기 위해 교수님 반도체 관련 강의를 열심히 수강하는 전자공학과 학생입니다. 이 강의를 듣다가 궁금한점이 생겨서 질문을 드립니다. Nmosfet에서 body port에 ground를 시키는 주요한 이유가 floating body effect하고 연관이 되있는지 궁금해서 질문을 올립니다.

[@DevicePhysics]

연관이 되었다는게 구체적으로 무엇을 뜻하는 것인가요?

[@his1509]

@@DevicePhysics아,재 질문의 요점은 nmos body소자에 ground상태로 만드는데 body부분에 ground로 연결하는 이유가 floating body effect를 방지하기 위해서 인지 알고 싶은 것입니다.

[@DevicePhysics]

@@his1509 MOSFET 은 MOS 구조에서 source/drain 만 추가한 것입니다. 즉 기본적인 동작은 MOS 와 동일합니다. MOS 의 동작은 게이트 전압에 의해 조절됩니다. 여기서 전압은 두 지점에서의 전위차입니다. 따라서 게이트에 전압을 인가할 때 어느 곳인가 기준점이 필요하고, 그 기준점을 만들어주기 위해 body 쪽에 GND 를 연결해주는 것입니다. floating body effect 를 없애기 위해 body 에 접지를 시켜주는 것이 아닙니다.

[@류호석-s6l]

교수님 질문있습니다. PD-SOI에서 Neutral region에 hole이 쌓여 +전압 역할을 한다면 결국 바디 쪽에 +전압이 걸려있다고 생각을 했는데 그러면 오히려 채널에 전자가 쌓이기 힘들지 않나요?

[@DevicePhysics]

왜 그렇게 생각하는지는 모르겠지만, [기초반도체공학] 강의에서 이미 substrate bias 에 대한 영향을 배웠습니다. 한번 복습해 보세요.

[@서연식-y6k]

안녕하세요 교수님, 강의 내용 중 SOI를 이용했을때 기생CAP이 줄어든다는 슬라이드가 잘 이해되지 않아 질문 남기게 됐습니다. 1. n+, p+ junction이 줄어들어다는 것은 drain쪽의 juncation cap이 줄어들었다는 의미로 이해했는데, 어떻게 해서 줄어들수가 있나요? 바로 밑에 BOX로 인해 SUB와 절연되어 있기에 줄어드는게 맞나요? 2. 바디쪽 depletion cap도 BOX로 인해 SUB와 절연되어 있기에 줄어들거라고 생각이 드는데 맞나요? 감사합니다.

[@DevicePhysics]

1. Si 와 SiO2 의 유전율이 대략 3배정도 차이가 나기 때문에, 같은 두께라면 capacitance 값도 3배 정도 차이가 나게 됩니다. 2. body 쪽 depletion cap 이라는게 그림에서 어떤 cap 을 말하는 것인가요?

[@서연식-y6k]

2번에서 말한 depletion cap은 그림에는 표시되어 있지 않습니다. 이전에 bulk mosfet에서 배울 때 si-sub에서 생기는 depletion cap을 말했던것입니다. 이 depletion cap또한 SOI를 이용하면 줄어드게 되는게 맞나요?

[@DevicePhysics]

@@서연식-y6k 질문이 정확하지 않습니다. 모든 junction 에는 depletion or diffusion capacitance 가 발생할 수 있습니다. 따라서 첫번째 질문처럼 어떤 junction 에서 발생하는 depletion cap 을 물어보는 것인지가 정확해야 답을 할 수 있습니다.

[@꺄르르맨션]

안녕하세요 궁금한게 있는데 Finfet이나 Soi 같이 thin body들은 depletion region이 body를 다 먹어서 leakage path를 차단하는 거잖아요 이때 이 depletion region이 gate에 전압을 올리면서 body쪽에서 확장되어가는 공핍층을 의미하는건가요? 아니면 gate 전압이 off라 하더라도 body쪽에 공핍층이 형성되어있는건가요? 만약 gate전압이 off일때 body쪽에 공핍층이 없다면 drain 전압이 켜있을때 leakage current가 흐를 수 있는건 ultra thin body fet이어도 매한가지일것같은데...gate가 off 일때 body쪽에 이미 공핍층이 있을 수 있다면 어떻게 구현되어있는 건지도 궁금합니다.

[@DevicePhysics]

그냥 MOS capacitor 에서 배운 내용과 동일합니다. MOSFET 이라고 다를것이 없습니다. MOS capacitor 의 동작모드는 게이트 전압에 따라, accumulation mode - depletion mode - inversion mode 로 바뀌게 됩니다. MOS capacitor 에서 배웠듯이, depletion mode 일 때는 채널은 없지만 depletion region 이 형성되어 있고, inversion mode 에서도 채널과 depletion region 이 모두 형성되어 있습니다.

[@꺄르르맨션]

답변감사드립니다 제가 아직 반도체 공부 지식이 미천해서 제대로 이해했는지 모르겠습니다. 그럼 Ultra thin body fet의 body thickness는 공핍영역의 최대길이인 Wdmax와 그 길이가 같고 문턱전압 이하의 게이트 전압에서는 공핍층이 바디를 전부 덮지 못하는 영역이 존재하지만 워낙 좁은 영역이기 때문에 lkg가 흐르지 못한다..라고 이해하면 될까요?

[@DevicePhysics]

@@꺄르르맨션 보통 UTB FET 라고 하면 body thickness 가 10nm 이하입니다. 이 정도 두께라면, 문턱전압 이하에서도 depletion region 영역이 body 전체를 차지하는 (=fully depleted) 상태가 됩니다.