[기초반도체공정|7.3]

[@려리와한잔]

강의 너무 좋습니다. 구독합니다.😊

[@윤수의브이로그]

4:45 에서 트랜지스터를 만들때 n+인 이유가 오믹컨택을 위해 도핑을 한것인가요? 또 이때 n타입 불순물을 먼저 도핑한 후 오믹컨택층을 다시 도핑한것인지 아니면 처음부터 n+ 오믹컨택 불순물을 도핑한것인지도 궁금합니다

[@DevicePhysics]

source/drain 을 만들기 위해서 도핑한 것입니다.

[@tta_goniiiii]

교수님 좋은 강의 감사합니다. 그럼 HKMG를 적용하는 경우에는 게이트에는 실리사이드를 형성하지 않더라도, 소스와 드레인에는 실리사이드를 적용할까요?

[@DevicePhysics]

강의 마지막에 이미 설명하였듯이, 현재의 FinFET 에서는 silicide 를 사용하지 않습니다.

[@Lin-sc9tc]

What is 4:26 Rs' Rs Rd' Rd meaning，thank you

[@DevicePhysics]

Rs, Rd: series resistance of source and drain Rs', Rd': series resistance below spacer region

[@gjs2974]

안녕하세요 좋은 강의 감사합니다! 마지막 부분에 FinFET 공정 설명에 의문이 생겨 여쭙습니다! S/D 영역을 SiGe로 채운다고 했는데 그럼 채널에 컴프레시브한 압력이 가는 것으로 알고 있습니다 컴프레시브한 압력 속에서는 홀의 모빌리티가 높아지는 것으로 알고 있는데 그럼 현재 fin은 n-type 을 사용하는 것인가요? 만약 그렇다면 일반적으로 전자가 모빌리가 높은 것으로 아는데 채널층을 홀로 만드는 p-fet를 사용하는 이유도 궁금합니다! 강의 너무 잘 보고 있어요 많은 도움이 됩니다 정말 감사합니다

[@DevicePhysics]

SiGe 가 PMOS 에서의 mobility 는 증가시키기지만, NMOS 에서는 증가시키지 않습니다. 다만 SiGe 가 contact resistance 를 감소시키는 역할도 하기 때문에 NMOS 에서 아무런 쓸모가 없는것은 아닙니다.

[@cpbe74]

강의 감사드리며, 몇가지 질문이 있습니다. Bottom Gate(Cu)에서 GI SiO2 증착시 (1) Gate-GI 계면에 Cu-Silicide가 형성될 가능성이 있습니까? (2) Slightly하게 형성될 가능이 있다면상대적으로 절연전압(Breakdown Voltage)가 낮아질거 같은데요. 그럼 GI SiO2입장에서 보면 이 silicide막이 안좋은 친구일거 같은데요, (3) 만약 (2)번 내용이 이론적으로 가능하다면 이 silicide막을 제어할 방법이 있는지요.

[@DevicePhysics]

1. silicide 는 Si과 금속이 섞여서 만들어지는 물질을 뜻합니다. 질문한것처럼 Cu 와 SiO2 가 만나서 silicide 가 형성될 수는 없습니다. 2. 애초에 Cu 로 gate 를 만드는 것 자체가 불가능합니다. Cu 는 oxide 에 대해 diffusivity 가 매우 높아, Cu ion 이 oxide 를 마음대로 확산할 수 있습니다. 즉, Cu gate 로 FET 를 만들면 SiO2 가 gate insulator 의 역할을 전혀 못하므로 제대로 동작할 수 없습니다. 이런 이유로 CMOS 공정에서 gate 를 형성하는 금속으로 사용을 금기시 하는 물질입니다.

[@cpbe74]

@@DevicePhysics답변 감사드리며, 추가 질문 좀 드릴게요. 현재 디스플레이 산업에 있고요. 제품의 특성성 Gate, SD을 모두 Cu를 사용해서 양산을 하고 있습니다. 근데 Gate-SD short 불량으로 TEM을 찍어보니 GI 막내 Cu 이온이 확산된 것을 확인할수 있었는데요. Cu 이온 확산을 방지하는 방안이 있을까요. 어느 논문에서 봤는데 질소(N）는 Cu를 사랑한다고 나와있던데 우려되는 점이 Cu-nitride가 형성되어 마치 Hillock과 같은 흑점 형태의 불량이 생길까입니다.

[@DevicePhysics]

@@cpbe74 제가 아는 범위에서는 (CMOS공정), Cu 이온을 막는 방법은 없습니다.

[@kei06136]

안녕하세요. 실리콘의 저항보다 실리사이드의 저항이 낮은 것이 왜 기생성분 감소로 이어지는 지 궁금합니다. 접촉면에서 [실리콘-실리사이드+ 실리사이드-금속]과 [실리콘-금속] 이렇게 비교했을 때 후자가 접촉저항이 큰 원리가 궁금합니다! 좋은 강의 감사합니다.

[@DevicePhysics]

질문이 잘 이해가 되지 않습니다. 1. 기생저항성분은 여러가지가 있습니다. 접촉저항에 대해서 질문하는 것인가요? 2. 비교대상 2가지가 무슨 뜻인지 모르겠습니다. 실리콘이 왜 포함되어 있는 것인가요?

[@kei06136]

@@DevicePhysics 3분 57초부터 "실리사이드는 기존 실리콘보다 저항이 적습니다 따라서 기생성분 저항값을 줄일 수 있습니다" 이렇게 말씀하신 부분의 원리가 무엇인지 궁금합니다!

[@DevicePhysics]

@@kei06136 [물리전자공학]에서 배웠듯이, 도핑이 되지 않은 실리콘은 캐리어가 많지 않기 때문에 거의 부도체에 가깝게 전류가 잘 흐르지 못합니다. 실리사이드는 금속과 실리콘이 섞여 합금을 형성하면서 에너지밴드도 변할뿐만아니라, 금속의 자유전자들이 추가로 공급되면서 마치 도핑을 해주는것과같은 효과를 만들기 때문에 저항이 작아집니다.

[@kei06136]

@@DevicePhysics 예 감사합니다. 실리사이드 저항이 작은 것과 기생저항성분이 작아지는 것의 관계가 궁금한 것이었습니다! 질문이 부정확하여 죄송합니다ㅠ

[@헤헤-y7x]

교수님 혹시 FinFET에 관한 강의는 따로 있나요?

[@DevicePhysics]

간단한 소개는 [고급소자물리]강의에 있습니다.

[@이종호-i4u]

안녕하십니까. 좋은 강의영상 감사합니다. 그런데 silicide라는 것은 결과적으로 Rc(=contact resistance)를 줄이기 위해 만들어주는 것인가요? 아니면 Rs(=sheet resistance)라는 것을 줄이기 위해 만들어주는 것인가요?

[@DevicePhysics]

강의자료에 나온 그래프들을 보면 알 수 있듯이 Rc, Rs 모두 감소합니다.

[@이종호-i4u]

@@DevicePhysics R성분을 줄이는 것은 RC constant를 감소시켜 회로의 구동속도를 높이기 위한 것으로 알고 있습니다. 그렇다면 RC constant를 감소시키는데 더 dominant한 영향을 미치는 것은 Rc의 감소인지, Rs의 감소인지 여쭈어도 될까요?

[@DevicePhysics]

@@이종호-i4u 먼저 series resistance 를 왜 줄여야 하는지는 [고급소자물리|3.3] 강의를 참고 바랍니다. 그리고 Rc, Rs 중 무엇이 더 중요할지 미리 결정되어 있는 것이 아니라, 주어진 소자의 조건마다 달라집니다.

[@김정우-r9j]

안녕하세요 교수님! 교수님의 좋은 강의들 덕분에 정말 많은 도움 받고 있습니다. 이번 강의에서 알려주신 silicide 내용에 대해서 좀 더 공부해보고 싶은데 혹시 수업 자료들 출처가 따로 존재하는건가요? 관련된 서적이나 논문이 궁금합니다!

[@DevicePhysics]

그냥 여러 교재나 논문들을 참고하면서 만든 자료입니다. 대부분 인터넷에서 쉽게 검색해서 찾을 수 있는 자료들입니다.

[@김정우-r9j]

@@DevicePhysics 네 알겠습니다 계속 공부해보겠습니다 감사합니다!!

[@박창범-b7h]

안녕하십니까 교수님. gate electrode scaling에 따라 저항이 증가해서 Tr성능이 저하된다는 것은 gate leakge current가 존재하는 상황을 가정한 것인가요? gate leakage current와 높은 gate electrode 저항성분에 의해 Vg가 의도보다 낮게 걸릴 수 있다라고 이해하면 될까요? 항상 좋은 강의 감사드립니다.

[@DevicePhysics]

질문이 정확히 이해가 되지 않는데, 보통 gate leakage current 라고 말하는 것은 gate oxide 를 뚫고 발생하는 누설전류를 뜻합니다. 이 gate leakage 는 gate electrode 의 저항성분과는 관련이 없습니다.

[@박창범-b7h]

@@DevicePhysics 우선 답글 감사드립니다! gate electrode 저항성분이 Vg에 영향을 주기 위해선 게이트를 통해 전류가 흘러야하는 것이 아닌가 라고 생각하였습니다. high frequency 동작시 gate oxide의 capacitive impedance 성분을 통해 전류가 흐르게 되고, 이 때 큰 gate electrode의 저항성분이 Vg 강하를 일으키는 원인으로서 작용하게 된다라고 생각하였습니다. 이로 인한 트랜지스터 성능저하로 cut off frequency와 같은 한계 동작 속도가 존재하는 것이라고 생각하였는데, 잘못 이해한 것일까요?

[@DevicePhysics]

@@박창범-b7h네 맞습니다. gate line resistance 도 cutoff frequency 에 영향을 주는 여러 원인들 중 하나입니다.

[@박창범-b7h]

@@DevicePhysics 감사합니다.

[@cpbe74]

강의 감사드리며, 몇가지 질문이 있습니다. Bottom Gate(Cu)에서 GI SiO2 증착시 (1) Gate-GI 계면에 Cu-Silicide가 형성될 가능성이 있습니까? (2) Slightly하게 형성될 가능이 있다면상대적으로 절연전압(Breakdown Voltage)가 낮아질거 같은데요. 그럼 GI SiO2입장에서 보면 이 silicide막이 안좋은 친구일거 같은데요, (3) 만약 (2)번 내용이 이론적으로 가능하다면 이 silicide막을 제어할 방법이 있는지요.

[@justinek6974]

성호오빠 다시 세종대 와줭