Лабораторна робота 4. Реалізація тригерів на Verilog. Частина 2

Компіляція тригера JK тригера описаного на мові опису апаратури Verilog в Quartus Prime та перегляд результатів у RTL Viewer. Зміна коду так, щоб описувати не два регістрових виходи, а один. А другий робимо безперервним присвоюванням. І знову перегляд результатів у RTL Viewer.
Зміст:
00:00 - Вступ. Запускаємо Quartus Prime
00:30 - Робимо файли проекту
01:56 - Компіляція проекту та перегляд результатів у RTL Viewer
03:42 - Другий варіант опису тригера
04:12 - Компіляція проекту та перегляд результатів у RTL Viewer