PROCEDURAL ASSIGNMENT (EXAMPLES)

  Рет қаралды 37,000

Hardware Modeling Using Verilog

Hardware Modeling Using Verilog

Күн бұрын

Пікірлер: 16
@vandan5036
@vandan5036 3 жыл бұрын
29:26 If any one ask bcd of 8 we write as 00001000. Yes msb zero we neglect but still in my point of view this is the best way to code Output [7:0] bcd Case(bcd) 8'b00000000: seg=7'0000001; 8'b00000001: seg=7'1001111;
@Veerasawakar
@Veerasawakar 2 жыл бұрын
In 36:33 alu example- why only 4'bz or 4'b0 while the alu_out is a 8'b register?
@anikethdeshpande9396
@anikethdeshpande9396 3 жыл бұрын
31:24, seg size is 7, therefore seg=7'bxxxxxxx
@hitman6071
@hitman6071 5 жыл бұрын
seven segment display. seg = 7'b 0000001
@kummarapoojith9544
@kummarapoojith9544 4 жыл бұрын
Yes , that is true.
@Locomotivesofindia939
@Locomotivesofindia939 Жыл бұрын
He needs to change it
@harshavardhankanoj6021
@harshavardhankanoj6021 3 жыл бұрын
If we give values of A and B in decimal in ALU operation while testing using Test bench, it will work or not.
@sakshisingh4197
@sakshisingh4197 5 ай бұрын
It will work I guess... It will convert that to binary and store in the registers A and B as 8 bit and then will process
@saumyamishra9665
@saumyamishra9665 2 жыл бұрын
Can i run these codes?..the testbench codes are not provided, right?
@mrpossible5696
@mrpossible5696 5 жыл бұрын
Ty
@Tanaypasumarthi
@Tanaypasumarthi 6 ай бұрын
9:26 count has to be intialised to zero right??
@sakshisingh4197
@sakshisingh4197 5 ай бұрын
Reset is there for that
@sakshisingh4197
@sakshisingh4197 5 ай бұрын
In testbench you can start reset before clk so it will initially go to 0
@bhuvanverma7223
@bhuvanverma7223 4 ай бұрын
is this ppt which used in all the vedios is available?
@mrpossible5696
@mrpossible5696 5 жыл бұрын
24:52
@sriharshaml1173
@sriharshaml1173 3 жыл бұрын
Input should be [3:0] for a,b
BLOCKING / NON-BLOCKING ASSIGNMENTS (PART 1)
32:50
BLOCKING / NON-BLOCKING ASSIGNMENTS (PART 1)
Hardware Modeling Using Verilog
Рет қаралды 46 М.
PROCEDURAL ASSIGNMENT
30:12
PROCEDURAL ASSIGNMENT
Hardware Modeling Using Verilog
Рет қаралды 47 М.
ВОТ ПОЧЕМУ Япония живет в будущем 🤫 Утилизация масла #япония #токио #путешествия #shorts
00:59
ВОТ ПОЧЕМУ Япония живет в будущем 🤫 Утилизация масла #япония #токио #путешествия #shorts
Холли Лолли Live
Рет қаралды 4,7 МЛН
黑天使只对C罗有感觉#short #angel #clown
00:39
黑天使只对C罗有感觉#short #angel #clown
Super Beauty team
Рет қаралды 36 МЛН
Try this prank with your friends 😂 @karina-kola
00:18
Try this prank with your friends 😂 @karina-kola
Andrey Grechka
Рет қаралды 9 МЛН
Пилот обманул смерть ракета пролетела рядом с ним #shorts
00:10
Пилот обманул смерть ракета пролетела рядом с ним #shorts
ТАЙНА НЛО
Рет қаралды 5 МЛН
PROCEDURAL ASSIGNMENT (Contd.)
31:44
PROCEDURAL ASSIGNMENT (Contd.)
Hardware Modeling Using Verilog
Рет қаралды 36 М.
VERILOG MODELING EXAMPLES
30:42
VERILOG MODELING EXAMPLES
Hardware Modeling Using Verilog
Рет қаралды 58 М.
VERILOG DESCRIPTION STYLES
29:41
VERILOG DESCRIPTION STYLES
Hardware Modeling Using Verilog
Рет қаралды 50 М.
BLOCKING / NON-BLOCKING ASSIGNMENTS (PART 2)
27:47
BLOCKING / NON-BLOCKING ASSIGNMENTS (PART 2)
Hardware Modeling Using Verilog
Рет қаралды 31 М.
USER DEFINED PRIMITIVES
31:43
USER DEFINED PRIMITIVES
Hardware Modeling Using Verilog
Рет қаралды 32 М.
Design Representation
31:08
Design Representation
Hardware Modeling Using Verilog
Рет қаралды 106 М.
VERILOG LANGUAGE FEATURES (PART 1)
31:28
VERILOG LANGUAGE FEATURES (PART 1)
Hardware Modeling Using Verilog
Рет қаралды 86 М.
BLOCKING / NON-BLOCKING ASSIGNMENTS (PART 3)
28:59
BLOCKING / NON-BLOCKING ASSIGNMENTS (PART 3)
Hardware Modeling Using Verilog
Рет қаралды 28 М.
VERILOG OPERATORS
38:16
VERILOG OPERATORS
Hardware Modeling Using Verilog
Рет қаралды 68 М.
SOME RECOMMENDED PRACTICES
33:23
SOME RECOMMENDED PRACTICES
Hardware Modeling Using Verilog
Рет қаралды 13 М.
ВОТ ПОЧЕМУ Япония живет в будущем 🤫 Утилизация масла #япония #токио #путешествия #shorts
00:59
ВОТ ПОЧЕМУ Япония живет в будущем 🤫 Утилизация масла #япония #токио #путешествия #shorts
Холли Лолли Live
Рет қаралды 4,7 МЛН