#32 " repeat " in verilog || realtime example || Synthesizable " repeat " statement

  Рет қаралды 6,074

Component Byte

Component Byte

Күн бұрын

Пікірлер: 6
@vishal_moladiya_music
@vishal_moladiya_music 3 жыл бұрын
I don't understand why repeat(value) ?? We have a for loop for repeat the loop in specified times! and while also if we give r8 expression
@ComponentByte
@ComponentByte 3 жыл бұрын
repeat is used in testbench to verify the functionality of the design.its a simulation level construct. Repeat is a kind of loop.
@digambarbhole9467
@digambarbhole9467 Жыл бұрын
sir can you please make video on parallel processing for low power and high speed ??
@ComponentByte
@ComponentByte Жыл бұрын
I will try
@raaghaviravisankar1853
@raaghaviravisankar1853 2 жыл бұрын
In the last code if we give a=a+1; then doesn't value always remain 1. Since the value is incremented and brought to 0 again
@ComponentByte
@ComponentByte 2 жыл бұрын
repeat gives continuous loop. So a=0 for 20 cycle a=1 for 1 cycle then repeat above steps again. a= 0 for 20 cycle a=1 for 1 cycle loop never stops once a=a+1
Сестра обхитрила!
00:17
Victoria Portfolio
Рет қаралды 958 М.
Une nouvelle voiture pour Noël 🥹
00:28
Nicocapone
Рет қаралды 9 МЛН
If-else and Case statement in verilog
10:24
VLSI-LEARNINGS
Рет қаралды 6 М.
Verilog For loop : can we synthesis it ?  Day 20
16:55
whyRD
Рет қаралды 2,8 М.
Heron's formula (example and proof)
17:47
bprp math basics
Рет қаралды 30 М.
#28 casex vs casez in verilog | Explained with verilog code
12:20
Component Byte
Рет қаралды 14 М.
Сестра обхитрила!
00:17
Victoria Portfolio
Рет қаралды 958 М.