Proyecto de comunicación serial (Transmisor/Receptor) con FPGA en VHDL - [PARTE 1]

[@alegonzalez9]

amigo una pregunta, en la transición de estado de delay a stop dices y por convención se ve, que cuando sea menor a ocho, no sería cuando estos datos sean mayor o igual a ocho? ya que si es menor igual pasaría desde el primer momento y solo leería un dato y entraria en el idol