[설계독학] [Verilog HDL 21장] 모듈간의 정확한 Data 전달을 위한 Valid / Ready Handshake I/F - 이론편

드디어 공개가 되었습니다! 다시 만나뵙게 되어서 진심으로 반갑습니다.
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[@신중한헬린이]

안녕하세요 맛비님 ! 강의 감사합니다 : ) 어느덧 Verilog도 시즌2군요! 정말 많이 많이 배우고 있습니다 그리고 이번에도 잘 부탁드리겠습니다. 강의를 들으면서 궁금한 점이 생겨서 댓글 달게 되었습니다! 7:43 에서 Valid와 Ready가 둘 다 1로 set되는 handshake시점에 Data가 유효해진다고 말씀해주셨는데요! 그러면 바로 앞 clk cycle에서 valid가 1이 되면서 payload로 들어오는 Data가 Slave로 전해지지 않는 것으로 해석되는데요. 그렇다면 1clk cycle 만큼의 Data의 손실이 발생하는 게 아닌지요? 해당 예시가 아니라 일반적인 경우 valid가 set되는 시점과 ready가 set되는 시점의 clk 차이 만큼 데이터 손실이 발생할 것 같은데 전체 시스템에 문제가 없는지 궁금합니다!

[@verilog]

안녕하세요 :) 시간이 아주 빠릅니다.. 하핫 질문에 답변드리면, valid & ready 가 '1' 이 될때까지, 전송측에서는 Data 를 변경시키지 않습니다. 그럼으로 Data 의 손실은 없습니다. 대신 그림과 같이, Valid 가 '1' 이지만, Ready 가 '0' 인상황에서는 1 cycle 정도 손해를 보는 상황입니다. 이상적으로 Valid, Ready 모두 '1' 이라면, cycle drop 은 없습니다. 정리하면 handshake 가 발생해야 전송할 Data 가 변경됨으로, lossless 로 전달 가능합니다. 즐공하세요 :)

[@77jeong]

강의 항상 감사합니다. ~ 혹시 나중에 기회가 되신다면 Verilog로 DDR RAM 제어 방법도 강의 부탁드립니다.

[@verilog]

DDR controller 설계 경험은 없지만 (이걸 바랬다면 저는 못할 것 같아요), DDR 을 사용할 수 있어요. (으잉..?) AMBA 를 이해하시면 가능할 것 같고요. 현재 만들고 있는 강의가 도움이 되실꺼에요. 즐공하세요 :)