Cours de VHDL #7. Process et systèmes combinatoires

[@MrRapacce]

un grand merci pour ses vidéos .elles sont extrêmement rares dans le milieu francophone et en plus on a accès a un cour sur vhdl très bien expliqué. 👍👍

[@EricPeronnin]

Merci à vous. Bon courage.

[@studiowe]

Merci pour ses vidéos qui sont très intéressantes et très très bien expliquuées

[@imanebd1327]

Merci infiniment pour cette formation en VHDL {J'ai vu tous les vidéos de 1 => 7} , tellement intéressants, merci encore une fois

[@soumiasamane8111]

un grand merci !!!

[@ahmedb2559]

Merci !

[@abderezakabidi4510]

très bien expliqué, j'ai une question sur la différence entre un code synthétisable et non synthétisable? merci

[@EricPeronnin]

Non synthétisable signifie que la description ne peut pas transformer en un système combinatoire ou séquentiel qui peut ensuite être intégré dans le composant programmable. Dans le composant programmable, vous disposez de portes logiques de mémoires (pour faire simple). Une description synthétisable doit donc pouvoir être finalement décrite par des équations et des mémorisations. Dans un banc de test, on utilise des instructions de type wait for 100 ns; C'est typiquement un exemple de ligne qui n'est pas synthétisable. Il n'existe pas d'élément pouvant la traiter. En revanche, un simulateur peut tout fait prendre en charge une tel ligne de code.

[@abderezakabidi4510]

@@EricPeronnin très bien expliqué, merci pour votre réponse professeur.

[@jaouadansar6200]

bonjour j besoin de faire une conception d un banc de test pour le boundary scan et j ai une carte fpga altera cyclone IV E et je veux utiliser cette carte comme un banc

[@thierrycalvet7928]

Bonjour, Faut-il déclarer selection comme un vecteur ?

[@EricPeronnin]

Bonsoir, oui bien sûr. Comme vous pouvez le constater dans les exemples de programme, on teste l'égalité entre selection et "00" ou "01" ... qui sont des vecteurs de std_logic par définition (pour rappel, les constantes de vecteurs se notent entre " " et les constantes de grandeurs scalaires (std_logic) se notent entre ' '). Cordialement, Eric

[@thierrycalvet7928]

@@EricPeronnin Merci pour votre réponse. Vos vidéos m'aident énormément.

[@jfmahe1407]

Merci.

[@rawanorawane2309]

J'ai un programme de registre de 4 bit à Decalage a droite avec reste asynchrone mais j'arrive pas à comprendre pour quoi en utilisant le package arithmétique ?!

[@jaouadansar6200]

surtout si je peux aprofitter le jtag de cette carte pour faire le test d une autre carte merci de me repondre voila mon email et je veus demande monsieur ton email svp et merci

[@y_x2]

Les idioties du VHDL sont montrées ici.