몇 nm(나노미터)라는건 어떤 부분을 말하는 걸까?

[@머웅-s3k]

진짜 너무나도 유익한 영상... 공부자료로 널리널리 쓰여야함...

[@minteger]

좋은 말씀 감사합니다!

[@syuang]

인텔의 14nm+++++++ 드립을 인텔의 공정미세화 실패로 사용했는데 실제로 인텔은 상당한 미세공정을 사용하고있었네요

[@chson301]

8:38 누리호 발사 성공 후 누가봐도 성공인거 알 수 있는 표정으로 발표하신 분 ㅋㅋㅋㅋㅋㅋㅋㅋㅋㅋㅋㅋ

[@expert0509]

고맙습니다 이런 영상 대 환영합니다^^

[@minteger]

즐겁게 봐주셔서 감사합니다^^

[@jktv6602]

지난번 EUV와 공정미세화 너무 유익했습니다! 두편 모두 시간 가는줄 모르고 집중해서 들었습니다.

[@nolrnastruf9981]

유튜브 대학교 반도체공정학과 트랜지스터 전문교수 "민티저"

[@Retro_LetGo]

실제로 박사임..

[@hdjjdsjensn]

@@Retro_LetGo ㄹㅇ?

[@고리액션]

nm 공정 비교가 의미없고 어떤 회사의 몇나노가 다른 회사의 몇나노랑 비슷하다라는 말을 들으면서 어느정도 추론은 했었던 개념을 이렇게 쉽고 직관적으로 이해시켜주니깐 정리가 확 되는거 같습니다 유익한 정보 감사합니다!!

[@Green.Nation]

어쩐지 20나노 3.0G 속도 CPU 와 10나노 3.0 시퓨의 발열이 별 차이 없더만 이유가 있었네요. 고퀄 지식 감사합니다.

[@stylediy8837]

와~ 형님 이런것도 종종해주세요~ 평소 관심있었는데 접근이 쉽지 않아서 어려웠는데 이렇게 들으니 이해가좀 가네요~ 좋은영상 감사합니다~ ^^

[@NCTSWISH]

이분 반도체 정보 올려주는거 너무ㅠ유익함.

[@jhs6946]

저도 모르는 부분 많이 배워갑니다. 예전에 사람들이 인텔보고 14나노 깎는 노인이라고 놀릴 때, 현실은 그렇지 않음에도 '14'라는 숫자에 기반한 많은 놀림을 받는걸 보고 씁쓸했습니다 ㅋㅋ 진실을 희석하는 마케팅의 힘을 느꼈달까요...오죽하면 인텔이 갤싱어 체제로 바뀐 뒤 nm라는 용어를 빼고 공정 홍보에 열을 올리게 됐을까 싶습니다. 저는 바이오 전공자인데 반도체에 관심이 많아서 항상 잘 보고 있습니다. 더 깊은 내용도 아주 가끔씩 다뤄주시면 좋을 것 같네요 ㅋㅋ 어려워서 조회수는 좀 힘들겠지만요...ㅠㅠ

[@이이현빈-f7d]

진실을 희석한다는 표현이 멋지네요

[@aziktn]

말 그대로 물타기죠. 시대가 발전할수록 마케팅분야에 강력한 규제가 더 필수적이라고 생각합니다.

[@octoberproj]

Absolutely fantastic! Thanks. Keep up the good work.

[@Jakeislol]

원래 전통적으로 테크 노드는 ~0.7배(14nm×0.7~10nm)씩 줄이도록 인텔이 주도해왔죠...0.7배가 나온 이유는 트랜지스터의 성능은 물리적으로(더이상은 아니지만) 채널 길이에 반비례해서 증가 하게 되있습니다 반대로 Width 방향으로는 비례해서 증가하게 되있고여... 이러한 물리적 특성 때문에 채널길이를 0.7배 줄이면 width또한 0.7배 줄여도 동일한 성능의 트랜지스터를 만들수 있게됩니다. 가로 세로 각 0.7배씩 줄이면 0.7×0.7~0.5 즉 트랜지스터의 면적이 절반으로 줄어들게 되는겁니다. 요게 인텔 창립자인 고든 무어가 정립한 무어의 법칙이고 정확히는 테크 노드 하나 바뀔때 동일 칩면적에 두배로 많은 트랜지스터를 때려박아야지 되는거죠. 인텔은 14nm까지 요 법칙을 정직하게 지켰다면 그 이후에 tsmc samsung에서 마켓팅식 용어로 바꿨고 약간의 반칙을 하기 시작했죠. 그리고 인텔 10nm가 delay가 되고 타사 7nm가 먼저 나오면서 인텔이 실제로도 밀리게 됐고여...개인적으로는 현재는 동일선상에 놓여있다 생각되고 앞으로 나올 노드를 누가 더 빨리 완성하느냐가 관건일거 같네요...

[@aziktn]

QLED 말장난 버릇이 여기서부터였나보네요 ㅋㅋ

[@베지바이트]

진짜 잠 안자고 끝까지 봤습니다. 이런영상 만들어 주셔서 감사합니다.

[@최재호-m5l]

와 일단 너무 재미 최고! 이과생이지만 그냥 설명 듣는것 만으로도 내가 이런 부분에 재미를 왜 못느꼈지 이런 느낌이 확확 드네여

[@onesong8864]

주변에 반도체 개발과 마케팅 쪽 일하는 친구들 많은데 이 공정과 관련해서 이런 소상한 얘기는 들어본적이 없네요. 몰랐던 것 쉽게 얘기해주셔서 감사합니다

[@이강희-t5v]

이런 분 좋다~ 전문지식을 쉽게 풀어주는...

[@user-Luichel]

이런것도 모르고 인텔 욕했는데ㅡㅡ 쉽게 설명해줘서 감사합니다.

[@hiemus]

요즘 나오는 CPU들이 왜 그런 특성을 가지는지 알 것 같네요 감사합니다 :)

[@42_cloud]

여려운 내용인것 같은데 내용도 좋고 쉽게 설명해서 이해 잘된듯

[@google사용자-e5i]

다는 이해못해도 최대한 쉽게 잘 설명해주셨네요.영상 봐서 다행이네요. 예전에 CPU클럭수 가지고 마케팅하던게 생각나네요.

[@감사상생]

쉽게 설명하셔서 뭔가 알 것도 같네요 앞으로 cpu 동작원리도 설명해 주세요 컴퓨터 언어도 cpu의 작동원리를 알아야 제대로 이해하고 배울 것 같아요 컴 언어는 컼퓨터를 부려 먹는 명령인데 컴퓨터 구조나 작동원리도 모르고 배운다는 것은 마치 소경이 길을 찾는 것 같은 막연한 느낌이네요 아무튼 좋은 내용 잘 들었네요 감사해요

[@으후루꾸꾸루후으-m3j]

기초부터 상냥히 알려주셔서 고마워요 이거 아무데서도 안알려줬던건데 흑흑

[@ssn016]

구독자가 더 늘어야할텐데...진짜 딕션도 설명도 너무 좋으신거 같아요 ㅎㅎ

[@dusdmdtn]

이해하는 대해 있어 전혀 불편함 없이 숙지하고 갑니다 ㅎㅎ

[@Ouro_Kronii]

다 잘 이해되네요 쉬운 설명 감사합니다

[@minwoon1815]

planer 다른 mosfet 공정들로 간 이유가 엄청 잘 이해되네요...유익한 정보 감사합니다. 그리고 인텔 14nm라고 계속 무시했었는데 다시 보게됐네요 ㅋㅋ

[@ventolinH]

작으면 좋은것이라 는 것만 아셔도 많이 알아가시는거라고 생각하긴 하네요 단 자세하게 들어가면 좀 부족한 설명이긴 해도 일반인 분들께서 어느정도 요점은 잡을수 있게 잘 정리 하셨네요

[@rjpac127]

반알못도 알기 쉬운 반도체이야기 넘나재밌고

[@rshu7430]

전공하는 학부생인데 말씀을 진짜 이해하기 쉽게 잘해주시네요 감사합니다

[@colso9630]

정말 좋은 내용이네요. 잘 봤습니다.

[@hspark9900]

저희 지도교수님께서는 칩내의 최소선폭을 기준으로 몇나노 공정이다 라고 말하는거라고 하시더라구요. 삼성종기원 출신이셔서 신뢰도는 높습니다. 아마 핀펫 공정 이후로는 핀펫 폭 기준으로 몇나노 공정이다 하는것같습니다. 제 생각이지만 GAA, MBCFET 이후로는 이제 개별 채널 높이를 기준으로 몇나노 공정 이렇게 부를것같네요. 에칭이나 데포지션은 1나노 미만 단위로도 가능하니 인텔에서 말하는 옹스트롬 공정 같은것도 이걸 기준으로 말하는듯해요

[@alaraksong8959]

전자 채널링 현상을 쉽게 생각하면 누전이 생긴다 라고 설명을 드리면 편하시려나요. 자려고 눕기전에 불을 껐는데, 스위치를 내려도 계속 불이 켜져있는 상태다 라고 생각하면 쉬울것같아요.

[@highfly1518]

이분은 진짜 진심이다 컴퓨터 박사님급ㄷㄷ

[@송원준-f2e]

와 레전드네요 제가 찾던 채널 ㄷㄷ

[@Tivec123]

영상을 다 보고 나서 느낀점과 영상 피드백을 제 소견이지만 조금 해보도록 하겠습니다. 영상의 요점은 결국 nm단위는 회사에서 이름 붙이기 나름이라는 것이죠. 저도 진짜 7nm,3nm크기로 이루어진 건 줄 알았는데 그냥 자기네 회사 마음대로 붙인 거였네요. 느낀 점을 마치며 영상에서 좋았던 점과 개선하면 좋을 점을 말해보도록 하겠습니다. 일단 좋은 점으론 그래도 전공적인 말보단 대중에게 친근한 어휘로 사용해주신건 좋다고 말할 수 있겠습니다. 또, 도입부, 전개부, 결론부에 맞춰 설명한 것 또한 설명을 할 때 하는 방식으로 잘 구성했다는 점도 좋습니다. 그리고 여러 시각 자료들을 활용해 보다 이해하기 쉽게 한 것도 좋습니다. 다만, 전공자이시기 때문에 발생한 문제점이 몇가지 보입니다. 첫번째로 똑같은 의미이지만, 전공적인 표현으로 사용한다는 점이 있겠습니다. 전공적인 어휘로 사용하신다면, 보다 내용을 늘여서 쓸 필요가 줄어들겠지만 대중의 입장에선 이해하기 힘들어질 수 있습니다. 그 예로 위에서 보는 것을 탑뷰라고 하는데, 이건 전공자 입장에선 줄여서 말하기에 편할 수 있지만, 위에서 보는 걸 그대로 위에서 보는 것이라 말한다 한들 의미가 변화하지 않을 것입니다. 옆에서 본다고 사이드뷰라 하던가 밑에서 본다고 바텀뷰라 하면, 말하기엔 수월하지만 듣는 입장에선 내용에 관해 보다 어렵게 보여질 수 있는 경향이 있죠. 또 내용에서 꽤나 중요하게 설명해야 할 부분, 예를 들어 스탠다드 셀 같은 경우에도 '스탠다드 셀은...' 하면서 구체적인 의미 설명 보단 스탠다드 셀은 이것(그림에 나온 것)과 같습니다. 라고 하면, 보는 입장에선 '그래서 스탠다드 셀이 정확하게 뭐인거지' 하는 모습을 보일 수 있습니다. 컴퓨터 관련 공학적 지식에선 아무래도 시작이 영어권에서 시작되었다보니 일반적인 단어여도 영어처럼 표현하는 경우가 많습니다. {ex) 라이브러리화} 하지만 이런 식으로 표현하게 될 경우 같은 의미를 가진 한국어를 들으며 이해하는 것보단 한국 시청자 입장에선 난해하게 느껴질 수 있습니다. 분명 배울 땐 이런 식의 표현을 들으며 배우겠지만, 누군가에게 설명할 때 그 의도가 이 분야에 조금 더 관심을 가지게 하고 싶어하는게 목적이라면, 그런 시청자의 입장도 고려하면서 이미 많은 것을 아는 시청자까지 고려하며 설명하시는 걸 추천합니다. 어려운 걸 어렵게 말하는 건 어렵지 않죠. 하지만 어려운 걸 쉽게 말하는 건 정말 어렵습니다. 이걸 잘하게 된다면 지금보다 더 좋은 채널로 성장할 수 있을 것이라 생각하며 답변을 마치겠습니다.

[@user-rw1kr6lt7v]

정확히는...마케팅 용어가 되버린거는, TSMC, Samsung 14nm 부터 시작된겁니다. 기존에는 Dennard Scaling 법칙에 의해 Length가 0.7x 줄면 Width도 0.7x줄면서(면적 반으로 감소) 동시에 동작 스피드도 1.4배 증가, 그리고 파워소모도 3~40% 감소 되게 되있습니다. 트랜지스터 사이즈가 작아지고 새로운구조(핀펫) 트렌지스터가 나오면서 공정 노드 nm = Length nm 가 성립이 안되게 되었지만, 그래도 인텔은 면적반, 스피드 향상, 파워 감소는 14nm까지는 지켜왔습니다. 후발로 Tsmc, samsung이 14nm를 마켓팅식으로 바꿔버렸죠. 실제로 tsmc/samsung 14nm는 인텔 22nm(핀펫)와 동급입니다.

[@shawnjeong8386]

원래는 minimum drawn feature size 라고 해서 설계도(gds) 상에 그려진 게이트의 최소폭을 지칭했었는데 대충 10나노 공정 즈음 부터 말씀하신 것 처럼 마케팅 용도로 사용되면서 의미가 퇴색된 듯 합니다. 인텔은 기존의 개념을 그대로 사용하다가 다소 피해를 입은 느낌이고..

[@hyun3070]

와 위에 말해주신거 제가 첫직장이 PCB설계 했었는데 전 항상 제조사에서 데이터 줘서 굳이 자세히 안봣는데 이걸보니 왜 그때 업체에서 중요하게 생각하는지 알게 되었어요

[@Roykim227]

민티져님 공부잘하고 갑니다 감사해요^^

[@읏짜읏짜-p7x]

설명 잘듣고 갑니다

[@wayn3965]

참고로~ dram 쪽은 제조사마다 기준이 조금씩은 다르지만 nm 개념(1Z, 1A 등등..)이 실제 선폭을 의미하기도 합니다

[@kimkim-bt4cl]

잘 봤습니다. 이해하는데 많은 도움되었어요. 감사합니다!

[@ljbgrfeg]

숏채널 이펙트가 터널링효과 말하는건가요?? 반도체에 관심이 좀 있는 고2인데 유용한 채널을 찾은 것 같군요. 반도체엔지니어에 한발짝 더 가까워지는것 같네요 ㅎㅎ

[@MsTuring]

10:00 오른쪽 제일위에 A 가 1일때 B신호를 주면 C가 0이 되고 A가 0일때 B에 신호를 주면 C가 1이되는 마치 B신호를 줄때마다 켜짐 상태가 꺼짐상태로 다시 신호를 주면 꺼짐상태가 켜짐상태로 되는 ON/OFF스위치같네요.

[@델리-k8b]

쉽게 설명해주셔서 감사합니다~ 비전공자라서 어려웠는데 이해하는데 도움이 됩니다~

[@rareseed24]

좋은 영상 감사합니다

[@jy0222]

잘 보고 갑니다 예전에 얼핏 듣기로 양자 터널링 현상때문에 7나노 이하는 불가능하다고 들은적이 있었는데 5나노 3나노 하니까 뭔가 이상하다 싶었는데 이런게 있었군요

[@토치]

마지막에 말씀하신 인텔 14nm공정은 다른 회사 몇nm보다 크다라는 말을 많이 들었었는데 영상을 보고 나니까 쉽게 이해가 되네요 정말 감사합니다.

[@kkkkkk-km9ju]

예전 TSMC 7nm라고 홍보 할때 프론트엔드가 7 / 백엔드가 10이라고 이라고 해서 과장광고 아닌가라는 생각 많이 했었던 기억이 나네요. 전공자와 대화하기엔 무리가 있지만 비전공자에게 설명할때는 이런 표현도 좋을것 같습니다. 나중에 써먹어야 겠어요

[@Y21U4]

좋은내용 감사합니다.

[@whitebeard1980]

요즘 유행어로 "*알못"에게도.. 끝까지 영상을 보게하는.. (이과 할배라서 그런지는 모르겠어요^^).. 설명하시는 톤이 제게는 너무 좋아서요.. ㅎㅎ.. (논리 회로만 보면.. 정신이 아드으..ㄱ..ㅎㅎ).. "..묻지도 따지지도 .." 않는 것을 좋아하는.. ㅋㅋ 암툰.. 모르는 분야아지만.. 재미나게 끝까지 잘 보았습니다.. 감사합니다..

[@TheSflanker2]

오~ 잘 보았습니다. 다음에는 기생 ~ 에 대해서도 알려 주세요. 감사합니다.

[@jamong_kim245]

좋은 영상 감사합니다!

[@thomas_0920]

10학번 전자과 틀딱입니다. 전공자도 어려운 내용이긴 한데 일반인 입장에선 ㄷㄷ... 오랜만에 들으니까 새록새록하네요

[@미친사람119]

쉽게 말해서 걍 버전 네이밍!! 이해완료!

[@AllAboutTeslaFSD]

최고다

[@vogeldesjahres5741]

8:40 인텔은 바로 라이선스해서 썼는데 삼성은 이종호 교수님 특허 무단으로 사용하다가 천억 단위 배상했다는 것도 알면 더 재밌을 것 같아요 ㅎㅎ

[@yarn8724]

와 애플도 특허사용료 지불에 합의했었네요ㄷㄷ 2002년부터 마음고생 심하셨을듯.. 초반에 가장 좋은 조건에 기술사용권한을 얻을 수 있었는데 역관광당했네

[@박제이크]

와... 너무 쉽게 이야기 하는데...

[@youcantata]

이건 이제 반도체 공정 기술 수준을 채널 폭으로 세대를 나누지 말고 SRAM 같은 회로를 기준으로 단위면적에 몇개의 SRAM 셀이 들어갈 수 있냐는 SRAM cell 밀도나 또는 그 밀도를 6 (SRAM 의 트랜지스터 수) 으로 나눈 면적당 Tr 수 같은 거로 기준을 바꿔야 함. NOT gate 를 다수 연결한 링오실레이터 같은 것도 생각할 수 있지만 SRAM 은 캐시등으로 현대 CPU 에서 가장 많은 면적을 차지하고 있으니 실제 칩크기를 예상하는데 가장 좋은 기준임. 링오실레이터는 속도를 측정하는 보조적 기준으로 쓰고. 이제 3나노 운운 하는 기준은 별다른 의미가 없는 마케팅용의 속임수에 불과함.

[@aziktn]

소비자의 눈을 흐리기 위한 마케팅, 너무 유해하네요..

[@olmj765]

정말 감사합니다

[@kangsam6976]

대박이다 20분이 엄청 순삭 이해잘돼요

[@hey-say]

IT 수십년 하면서도 대충 넘어 갔던걸 짚어 주셨내요 그냥 PNP사이즈 였을거라 생각핬었는데 좀 당황스럽기는 하내요 그런데 아마도 최초의 mm, nm는 있었던것 같은데 저도 아마 PC advance보다 지나간것 같은데 오래전 기억이라 뭐..... 아무튼 잘봣습니다.

[@up_ofj]

01:19 개인적으로 고등학교때..이걸 반도체개념으로 알려줫다면 반도체쪽으로 더공부를 해봤을텐데...이게.아쉽더군요... 학겨에서 베이스, 이미터, 콜랙터로 보면서 네모납짝항걸보면서 이게뭥? 하면서 그냥 그거구나했는데... 나중에...흥미를 느낄즘 보니 아 이게 엄청나게 구성되면서 cpu가 된거구나 라는걸알았을땐 너무 아쉬웠었네요 좀더 쉽게 이해해보시려면 마크 테트리스 구현이라고 보시면 조금더 이해하게됩니다. 온오프, 그반대 만으로 구성이가능해지는게 신기하죠

[@gle_Goo]

다이 면적당 트랜지스터 개수는 성능지표로 유의미할까요 무의미할까요?

[@LOTD]

(오늘의 교훈) 마케팅용어는 이해를 쉽게 하지만 현실을 왜곡할때도 있다.

[@ussr-s0v1et_un10n]

0:27 nVIDIA ㅋㅋㅋ 민티저님 너무 옛날사람이시네

[@maximumjuju]

감사합니다^^

[@청원이-o8b]

그는신이야...

[@seogian2794]

TSMC랑 삼성 의 마케팅 수치와 실제 수치가 어떻게 변화했는지 마지막 자료를 조금 더 길게 말해주셨으면 좋았을텐데

[@SFF_GALLERY]

삼성 3나노는 tsmc 5나노 집적도 읍읍

[@이광복-n7n]

그건 사내에서도 관리하는 대외비라 불가..

[@kopazwashere]

정 공정값을 구하려면 시피유들 벤치마킹해서 가장 비슷한 스코어로 뜨게 만든뒤 전력/발열량을 구해야겟네요. 아니면 그냥 벤치마킹 스코어를 전력소모량에 나눈다던지

[@얼리-w2t]

결국 중요한건 실사용 전성비라는거죠

[@alphago410]

그래서 GAA 3nm 팹도 뚜껑을 열어봐야 강화된 핀펫보다 우세한지 알수 있다는거죠 발표 후에도 파리만 날리는 삼성 3nm 신공정 라인에 시세도 떨어진 체굴용 ASIC까지 손댄다는 소문이 있던데 그만큼 고객이 모두떠나 라인을 놀리고있는 빈자리가 심각하다는 의미일까요?

[@judyjay682]

포보스가 선정한 반도체 영상

[@x10storm64]

수면효과 최고의 영상

[@minteger]

불면증에 좋습니다

[@siwon1586]

15:58 오... 이런 이야기 들어본적이 있는데 이런 이유때문이였군요..... 오....

[@bandargomzzang]

민티저 목젓을 탁 치고 갑니다.

[@icecoke1938]

자세한 설명 감사합니다. 그런데 선으로 바뀐 그래픽에서 선이 2개 인 이유가 있나요?

[@MercuryMaker]

한개보다 두개일때 동일 부피 대비 접촉 면적이 넓어져서가 아닐까 하고 생각해봅니다.

[@부산아재-z6e]

인텔이 10나노이하로 못내려간 이유가 있었네 막말로 말하면 마케팅 장난질이었네 모르던 부분을 잘배워 갑니다

[@kennethKH]

음 생업과 관련된 부분이신듯 한데요 ㅎ 잘 봤습니다.

[@펌펌-h9g]

물리전자나 반도체소자 공부하기 전에 봤으면 정말 좋았을 자료...근데 또 공부 안하고 봤다면 이해를 못했겠지ㅋㅋ

[@sanori-cs]

반도체 공정 발달 과정 잘 설명해 주셔서 감사합니다. p-MOS, n-MOS VLSI patterning정도만 알고 있다가 최신 기술 이야기를 들으니 눈돌아가는군요. 제 기준에서 Vcc는 (TTL기준) 5V 였는데 요즘은 0.9V도 있다는 이야기 듣고 기겁했습니다. 하여튼, 그것보다 좀 더 근본적인 질문이 있는데요, 제가 알기로 Si 원자의 크기가 대략 1 옹스트롬, 즉 0.1nm로 알고 있습니다. Gate size가 5nm라면, 그 gate channel에는 약 50개의 Si 원자가 줄 서서 부들부들 떨고 있다는 건데요. (결정 구조가 어떠냐에 따라 줄 서 있는 모양이 다르겠지만...) 정말로 원자 하나하나가 보일 정도로 gate와 전선(metal?)을 작고 가늘게 만들 수 있는 건가요? (왠지 저 정도로 확대가 가능하다면 전자가 흘러다니는 게 보일듯... 사실상 전자 몇개 단위로 통제 가능하다는 소리로 들립니다. 불확정성 원리 무시하고 이야기 하면...) 3:28 의 그림에서 채널 렝스라고 쓰신 부분의 길이에 50개의 원자가 줄 서 잇는 구조가 되는데 그 길이보다 더 작은 source와 drain 폭(width)을 그린 것도 그렇고 4:19 의 그림의 경우 전선의 폭이 거의 원자 3~5개 폭처럼 보이네요. (5nm 공정 기준) 이렇게 생각해 봤을 때 과연 3 nm, 1nm 공정이 물리적인 크기만 봐도 현실성이 있을까 싶은데요 도대체 어떤 요술을 부려서 저게 가능한건지 이해할 수 있으려면 뭘 찾아봐야 할까요? 혹시 알려주실 수 있으신지요?

[@minteger]

적어주신걸 보니 planar fet의 channel length가 5nm까지 줄어드는것으로 생각하시는것 같습니다~ 근데 제가 영상에서 설명한것 처럼 그게 5nm까지 줄어드는게 아니고 standard cell사이즈를 기존공정대비(ex.7nm) 작게 만들었다면 채널길이가 5nm가 아니라도 5nm공정이라고 이름을 붙이는겁니다. 그러니 채널폭에 실제로 원자가 몇개 있는지 이런것과는 거리가 있습니다.

[@paul09111]

사이즈 줄이는데 한계가 있으니 2nm밑으로는 아예 nmos랑 pmos를 합쳐버린 CFET이란 개념이 등장함(Complementary FET) 근데 민티저님이 설명하셨듯이 2nm 라는게 실제 gate length를 의미하는게 아님.. 원자단위로 제어하는건 아직까진 좀 먼 미래의 얘기고, 그거는 사실 양자컴퓨터 수준이라 그건 개념 자체가 다름. 양자역학이 적용되는 영역이라... 여기서 말하는 몇나노 몇나노는 여전히 기존 스탠다드 셀 기준, 단위 면적이 이전대비 얼마나 줄었다를 의미하는 하나의 지표라고 이해하는게 맞을거이기 때문에... gate channel에 원자가 몇개 지나다닌다고 이해하는건 틀린 이해라고 보면됨.. imec에서 얼마전에 발표한 roadmap에 따르면 2032년에 0.5nm까지 내린다고 발표했고, 거기에 어떤 기술들을 쓸건지도 프리젠테이션했었음. 뭐 그런거 참고해보시면 좋을듯?

[@sanori-cs]

@@minteger 설명 감사합니다. 그러면, planar 구조는 몇 nm 공정까지 쓰였다고 보면 되나요? 22nm? 14nm? 22 nm라고 해도 220개인데... 허허허 그리고, FinFET이라는게 제가 보기에는 옆으로 퍼져있던 걸 위로 세운 걸로 보이는데요 fin의 두께 자체가 한계가 있지 않나요? 5 nm 정도 되나요? 사실 위로 세운다는 것도 솔직히 상상이 안 됩니다. 저렇게 세울려면 etching을 종전과 다르게 매우 깊게 해야 한다는 소리인데 깊게 파면서 저 두께를 똑바로 유지한다? 우와... 상상이 안 됩니다.

[@sanori-cs]

@@paul09111 "A view on the logic technology roadmap" 말씀하시는 건가요? 잘은 모르겠지만 놀랍군요. substrate? silicon wafer 에다가 아예 건물을 짓는 것 같네요. 알려주셔서 감사합니다. 원자단위는 기대 안합니다. 할 수 있다고 하면 사기일거라고 생각할 겁니다... 만... 10nm 이하면 거의 그 수준일 듯 싶은데... 하여튼, 반도체 개발 잘 해 주셔서 컴퓨터를 잘 써먹고 있습니다. 파이팅입니다!

[@이광복-n7n]

논문을 찾아보셔야 해요. 각 사마다 자세한 width나 height는 대외비에 속해서 일반적으로는 알 수 없으실거구요, 논문에서는 어느정도 다루긴합니다

[@휴먼패독]

내용요약 옛날 공정에서 nm크기가 2배 차이가 났다면 2배나 그 이상 성능차이가 났지만 현재 공정에서는 트렌지스터의 구조가 변경되면서 2배 작아졌다고 2배 차이까지 나지 않는다. 또한 트렌지스터 구조가 복잡해지면서 크기의 기준이 각 회사마다 달라지게 되었다. 각각의 회사 내부에서 정한 기준이기 때문에 마케팅 요소가 포함되어 있어서, 곧이 곧대로 믿지 않는게 좋다.

[@smh2890]

인텔 멜트다운도 컨텐츠로 설명해주심 좋겠습니다. 성능은 좋지만 아직도 해결이 안된거 같아서 사기가 꺼려집니다

[@태양의밭관리자사딸라]

쉽게 생각하면 현재 자동차 바퀴를 자전거 바퀴만큼 폭을 줄일 수 있어도 차체 폭을 줄이는 건 또다른 문제인 거군요. 철도 레일을 칼같이 얇게 만들 수 있다 해도 레일 폭은 줄이기 힘든 거 같기도 하구요.

[@거제로가자]

어렵지만 그래도 이해는 가네요

[@치킨왕-z1x]

nm를 아무거나 갖다붙인거라는게 충격적이네요 집적도가 높아지면 스탠다드 셀 크기가 다른가요? 그럼 회사마다 스탠다드 셀 크기도 다른건가요?

[@minteger]

면적이 줄어든 만큼 숫자도 낮춘거긴한데 딱 매칭은 안되는 그런 상태구요 회사마다 스탠다드셀 크기 다른것 맞습니다🤓

[@에스에이치리]

초보에게도 설명은 조금 어렵겠네요. 아무래도 어려운 반도체에 대한 설명이라 수준을 맞추기가 쉽지는 않겠지요. 채널에 대한 설명은 길이와 폭, 깊이이 있는데 길이만 설영을 하셔서 조금 이상한 듯 하네요. ^^

[@kmngkkim7124]

삼성과 TSMC 와 벌이는 나노경쟁은 같은 기준인지 궁금하네요.

[@fee7Kafg3gHerH5KfdsgfFR]

반도체공정을 왜 미국으로 옮길까요?tsmc 삼성 모두말이죠. 국제 정치학에서보면 대만 한국은 전쟁에 휩싸이고 공급을 안정화하기위해 또는 대만과 한국이 러시아 중국쪽에 넘어갔을때를 대비해서 중요시설들 다 미국으로 옮기는것임. 우크전쟁은 최하 5-10년짜리 전쟁임.

[@oldpoet]

와씨 보다가 자다일어났어요 ㅋㅋㅋ

[@장승원-e9d]

GAAFET은 뭔가 제가 아는 상식의 영역이랑은 완전히 다르게 생겼네요 ㄷㄷ… 구조만 봐서는 어떻게 드레인이랑 소스를 만들어야 하는지도 감이 안잡히고 게이트에 바이오스를 걸어줘서 채널에 캐리어를 어디서 끌어오는지도 모르겠어요.

[@sshong88]

잘 배워갑니다. 님의 흥미있는 강의를 듣고 나니, 향후 스텐다스 셀 사이즈를 줄여나가는 방법, 방향과 문제점, 해결방안 등이 궁금해지네요. 줄어들 수 있는 한계가 1nm level standard cell 인가요?

[@이로이-i9p]

민티저님 세미나 하시는 느낌적인 느낌

[@mikaneki7304]

아 완벽히 이해했습니다! 그러니까 인텔 외계인 납치고문설이 사실이었다는거죠?

[@minteger]

정답!

[@ethaneo]

10분에서 포기 ㅠ

[@박준용-x1o]

영상 잘 봤습니다 그러면 혹시 나노미터 숫자가 작다는건 트랜스지터의 크기가 작아졌다라고 봐도 맞는건가요??

[@minteger]

그렇게 봐도 됩니다🤓

[@drmphy]

10년 전에 배웠을 때랑 진짜 많이 달라졌다 finFET 개념이 처음 나왔을 때는 진짜 혁명이었는데 이제는 대중화 됐고 gate length를 공정 미세도의 척도였는데 이제는 그것도 의미가 없어졌다 차암 세상 많이 변했다 10년이면 강산도 변한다지만 반도체 분야 변화를 과연 강산에 비유할 수 있을까

[@tmslzlwl]

게이트 맡닿는 면적이 늘면 제어력이 증가하는게 아무래도 (on일때 흐르는 전력)/(off일때 흐르는 전력) 이 분모는 어차피 채널 랭쓰에 의해 결정되고 위쪽이 닿는 면적에 의해 결정되기 때문인가요?

[@jjoopark5890]

Fin 은 꼬리지너러미 아닌가요?