VHDL ile FPGA PROGRAMLAMA - Ders5: VHDL File Template Dosya Örneği VHDL Dosyasında Genel Yapılar

  Рет қаралды 12,797

Mehmet Burak Aykenar

Mehmet Burak Aykenar

Күн бұрын

Пікірлер: 14
@caglayandokme
@caglayandokme 4 жыл бұрын
Entity içerisindeki port isimlerinin girişlerde "_i", çıkışlarda "_o" olması güzel bir alışkanlık. Kod gözden geçirmesinde süreci hızlandırıyor. Aynı şekilde, genericteki tanımlamalarda ve içerideki Constant'ların isimlerde ise "c_" ön takısı da faydalı
@caglayandokme
@caglayandokme 4 жыл бұрын
13:28 "Yazılımdan FPGA'e geçen arkadaşlarda bu tarz hatalar olabiliyor" Tecrübeyle sabit, hüzün verici.. :)
@mehmetburakaykenar
@mehmetburakaykenar 4 жыл бұрын
acaba FPGA dan yazılıma geçenlerde kim bilir ne hatalar olur buna da bakmak lazım :) öğrenciler önce C, Java vs yazılım dersi görüp sonra FPGA ve HDL mantığına geçince ister istemez bir acemilik oluyor. dışarıdan bakıldığında VHDL ya da Verilog da diğer yazılım dilleri gibi gözüküyor ama donanım tasarım dili bunlar. Bazı kart tasarlayan arkadaşlar hala beni donanimci olarak görmez, ya da der ki biz hard core donanimciyiz sen değil :D
@mehmetburakaykenar
@mehmetburakaykenar 4 жыл бұрын
09:04 std_logic tipinde tanımlı sinyalin initial başlangıç değeri olarak 0 yazmışım, '0' olacak doğrusu
@mustafatarktavukcu3735
@mustafatarktavukcu3735 4 жыл бұрын
Allah ilmini artırsın :)
@mehmetburakaykenar
@mehmetburakaykenar 4 жыл бұрын
Amin bilmukabele :)
@mehmetburakaykenar
@mehmetburakaykenar 4 жыл бұрын
16:05 elsif (s0 < 40) satırında da then keyword olmalı, yani doğrusu if (s0 < 30) then s1
@sarperarslan3085
@sarperarslan3085 3 жыл бұрын
Paylaşımlarınız için çok teşekkürler
@aylinedaustu8431
@aylinedaustu8431 2 жыл бұрын
Çok teşekkürler, benim için çok değerli paylaşımlarınız.
@cagatayyildirim1850
@cagatayyildirim1850 4 жыл бұрын
Hocam çok teşekkür ederiz.Hocam projeler üzerinden yazarak gitmek VHDL algoritma mantığını anlamakta daha faydalı oluyor.
@mehmetburakaykenar
@mehmetburakaykenar 4 жыл бұрын
derslerde bazen hazır dosyalar yerine sıfırdan tasarım yapmaya çalışacağım, ders sırasında hata alıp düzeltmek bence de izleyici için çok faydalı
@enesaktas1782
@enesaktas1782 5 ай бұрын
kütüphaneleri default olarak yeni proje oluşturduğumuzda getiremiyor muyuz?
@mehmetburakaykenar
@mehmetburakaykenar 4 жыл бұрын
07:15 component decleration kısmında component port tanımındaki sinyallerin in mi out mu olduğunu yazmamışım. Yani port ( in1 : in std_logic_vector (c_bitnum-1 downto 0); out1 : out std_logic ); şeklinde olacak doğrusu
@inchoff2344
@inchoff2344 Жыл бұрын
3:32 dikkat :D
Гениальное изобретение из обычного стаканчика!
00:31
Лютая физика | Олимпиадная физика
Рет қаралды 4,8 МЛН
VIP ACCESS
00:47
Natan por Aí
Рет қаралды 30 МЛН
YKS 2024 SONUCUM !?!
2:25
Doğudeniz
Рет қаралды 23 М.
Sohbetlerden Kesitler - FPGA ve avantajları nedir?
4:29
Coşkun Taşdemir
Рет қаралды 10 М.
Fantasy Haircut
5:15
DoodletmeGO
Рет қаралды 726 М.
VHDL ile FPGA PROGRAMLAMA - Ders7: Vivado Synthesis ve Testbench Simulation
27:45
The Y2K38 Problem: will old PCs REALLY stop working?
11:46
Daniel Myslivets
Рет қаралды 91 М.
Гениальное изобретение из обычного стаканчика!
00:31
Лютая физика | Олимпиадная физика
Рет қаралды 4,8 МЛН