Tap to unmute

VHDL ile FPGA PROGRAMLAMA - Ders6: VHDL Hierarchical Tasarım N Bit Adder Sonunda Karta Kod Gömdüm :)

  Рет қаралды 13,779

Mehmet Burak Aykenar

Mehmet Burak Aykenar

Күн бұрын

Пікірлер: 44
@selcukg2196
@selcukg2196 4 жыл бұрын
Kardeşim güzel insansın yüzün tam ekran olunca utanmana gerek yok yani. Allah razı olsun verdiğin dersler çok öğretici.
@mehmetburakaykenar
@mehmetburakaykenar 4 жыл бұрын
teşekkür ederim kamera karşısında olmaya alışamadım daha :)
@muhammedtarkyldz1826
@muhammedtarkyldz1826 4 жыл бұрын
Hocam çok değerli ve kitaplarda bile bulamayacağımız tecrübelerinizi paylaştığınız için çok teşekkür ederim. Videoların devamının gelmesi dileğiyle.
@mehmetburakaykenar
@mehmetburakaykenar 4 жыл бұрын
teşekkürler iyi çalışmalar dilerim
@mustafatarktavukcu3735
@mustafatarktavukcu3735 4 жыл бұрын
Allah ilmini artırsın abi sadakanı aldık kabul ettik :)
@mehmetburakaykenar
@mehmetburakaykenar 4 жыл бұрын
Amin bilmukabele :)
@aang7058
@aang7058 2 жыл бұрын
örnek alınacak bir insansın abi teşekkürler
@caglayandokme
@caglayandokme 4 жыл бұрын
FOR GENERATE bloğu iyi oldu, duymuştum ama kullanmamıştım
@angeleyes894
@angeleyes894 3 жыл бұрын
Türkçe kaynak üretme konusunda ciddi faydanız oldu sağolun hocam. İlk derslerde bu ne kodu yav diye fransız gibi kalmıştım ama şimdi tam oturarak ilerlemeye başladım emeğinize sağlık.
@mehmetburakaykenar
@mehmetburakaykenar 3 жыл бұрын
teşekkürler kolay gelsin
@metehangencer5766
@metehangencer5766 Ай бұрын
bu kodu Cyclone 5 DE0-CV karta gömdüm. 5 Bit iki sayıyı topladım. Çok teşekkür ederimm. Güzel çalıştı..
@yunusileri7498
@yunusileri7498 3 жыл бұрын
Karşılaştığım bir hatayı ve çözümünü yazıyorum, aynı hatayla karşılaşan arkadaşlar faydalanabilirler. Basys 3 kartına gömmek için bu dersteki kodları kendimce yazdım ama bitstream sürekli hata veriyordu. Görünürde hiçbir hata yoktu. Derste top modüldeki portları (SW,LED) büyük harflerle tanımladık ki VHDL case-sensitive bir dil olmadığı için kod bazında bir şey değişmiyor büyük yahut küçük yazılmış olması. Basys 3 kartının constrain dosyasında ise port isimleri küçük harflerle yazılmıştı. Zaten VHDL case-sensitive olmadığı için problem olmaz diyordum ancak xdc dosyaları (constrain olarak kullandığımız dosya türü) case-sensitive olduğu için bu hatayı alıyormuşum. Burak beyin derste kullandığı Nexys 4 kartının, internetten indirdiği constrain dosyasında portlar zaten büyük harflerle yazıldığı için Nexys 4 için doğrusu videodaki gibi ancak kendi kartınız için top modüldeki port isimleriyle constrain dosyasındaki isimlerin büyük küçük harf bazında dahi tıpatıp aynı olmasına dikkat etmelisiniz.
@mehmetburakaykenar
@mehmetburakaykenar 3 жыл бұрын
bravo hocam, aynen beni de zamanında çok ugrastirmisti, her genç sayisal tasarımcı mühendisin başına hayatında bir kere gelir 😊 bu hatayı almayan kendine FPGA ci demesin 😅
@yunusileri7498
@yunusileri7498 3 жыл бұрын
@@mehmetburakaykenar Çok doğru hocam birkaç saatim bunu anlamakla geçti :D yine sonunda vivado'nun mesaj sekmesinde çıkan hataya sağ tıklayıp "search for answer record"u seçince sonuca ulaştım. Yine benim gibi çözüm bulamadığı bir hatayla karşılaşan arkadaşlar bu yöntemle direkt xilinx'in forumlarından çözümlere kolaylıkla ulaşabilirler. :)
@abdurrahmanozden3879
@abdurrahmanozden3879 Жыл бұрын
sen nasıl bir kralsın yau
@fatihyuce3460
@fatihyuce3460 4 жыл бұрын
Hocam ellerine saglik cok sagolasin.
@mehmetburakaykenar
@mehmetburakaykenar 4 жыл бұрын
teşekkürler :)
@beyazpenguen6059
@beyazpenguen6059 4 жыл бұрын
Teşekkür ederiz...
@mehmetburakaykenar
@mehmetburakaykenar 4 жыл бұрын
iyi çalışmalar
@usersss-g7v
@usersss-g7v Күн бұрын
bu kartın fiyatı oldukça pahalı en uygun nasıl temin edilebilir
@burhanturan-vg8pc
@burhanturan-vg8pc Жыл бұрын
for-loop ve for -generate arasındaki fark nedir
@hsyngndz1985
@hsyngndz1985 6 ай бұрын
hocam çok ingilizce terim kullanmışınız mantığını çözdüm ama ingilizce terimlerden tam anlayamadık anlattıklarınızı
@berkaykahriman53
@berkaykahriman53 2 жыл бұрын
Hocam selam; Top bloktaki port isimleri ile constraint teki isimlerin (SW, BTNL) aynı olması gerekiyor mu? Teşekkürler
@mehmetburakaykenar
@mehmetburakaykenar 2 жыл бұрын
selam, hatta vhdl case insensitive olmasına rağmen xdc dosyasında case sensitive davranmak lazım yoksa hata veriyor
@marstangeliyorum6091
@marstangeliyorum6091 Жыл бұрын
Merhaba elinizdeki boardı almadan çalışsak olur mu? Çok pahalı.
@mehmetburakaykenar
@mehmetburakaykenar Жыл бұрын
her zaman söylerim yine söylüyorum sayısal tasarım çalışmak için tek kuruş harcamanıza gerek yok, tasarım ve simülasyon araçları (örneğin bu serideki VIVADO) ücretsiz. doğrulama için simülasyon kodu yazıp kendinizi o alanda da geliştirmiş olursunuz
@y.e.d5660
@y.e.d5660 4 жыл бұрын
hocam öncelikle dersler için çok teşekkür ederim, bu yaptığınız çok değerli. burada benim anlayamadığım birşey var ki biz nbit_adder yaptığımızda onun hiçbir yerinde or and xor vs kullanmadık buradan anlıyorum ki biz bu nbit_adder kodunda bir şekilde half_adder ve full_adder leri kullandık, ama onları bir şekilde include falan da etmedik çağırmadıkta sadece component declaration kısımlarında nbit_adder lerin ismi gecti. burada arka plandaki olay nedir. half full ve nbit dosyası top dosyası ile aynı yerde. buradan anlaşılıyor bu dosyalar ilintili bir şekilde ama nasıl, teşekkürler hocam
@yasinalptekin7257
@yasinalptekin7257 3 жыл бұрын
component ismi verildikten sonra generic map ve port map yapılan yerde hiyerarşide bir alt seviyede kalan bloğu yazılım diliyle include etmiş oluyoruz. full adderda iki tane half adder, n_bit adder'da da full adderlardan for-generate yapısı içerisinde n tane include ediliyor.
@y.e.d5660
@y.e.d5660 3 жыл бұрын
@@yasinalptekin7257 çok teşekkür ediyorum. sağolun
@YagmurCanalp
@YagmurCanalp 3 ай бұрын
Verilogla birşeyi yapmak aşırı basitten VHDL ile kendimizi neden yıpratıyoruz. Ben hep verilogla çalıştım, oradaki 50 satır verlilogla 10 satırla yazabilirim...
@YagmurCanalp
@YagmurCanalp 3 ай бұрын
//--------FIVE_BIT_CARRYADDER-------***************** module five_bit_carryadder(x,y,s,Cin,Cout); input[4:0]x; input[4:0]y; input Cin; output[4:0]s; output Cout; wire f0,f1,f2,f3; fulladder U0(x[0],y[0],Cin,s[0],f0); fulladder U1(x[1],y[1],f0, s[1],f1); fulladder U2(x[2],y[2],f1, s[2],f2); fulladder U3(x[3],y[3],f2, s[3],f3); fulladder U4(x[4],y[4],f3, s[4],Cout); endmodule //-----FULL_ADDER-------***************************** module fulladder(xi,yi,ci,Sum,Cout); input xi, yi, ci; output Sum,Cout; assign Sum= xi^yi^ci; assign Cout= xi&yi | xi&ci | yi&ci; endmodule
@stark9397
@stark9397 3 жыл бұрын
Hocam merhabalar. entity half_adder is Port ( a_i : in std_logic; b_i : in std_logic; sum_o : out std_logic; carry_o : out std_logic; ); end half_adder; sizinle aynı şekilde yazıyorum fakat ); kısmında hata gösteriyor ve Syntax Error near "component". hatası veriyor.
@mehmetburakaykenar
@mehmetburakaykenar 3 жыл бұрын
carry_o : out std_logic ); olacak yani son port sinyalinden sonra noktalı virgül yok, biliyorum gıcık ama öyle 😊
@stark9397
@stark9397 3 жыл бұрын
@@mehmetburakaykenar Aaa evet öyleymiş hocam :D C den alışkanlık noktalı virgülü yapıştırıyorum hep. Hızlı cevabınız için teşekkür ederim :)
@mehmetburakaykenar
@mehmetburakaykenar 3 жыл бұрын
C yi unutmak lazım vhdl için ilk etapta, sonra SoC de mecbur C ye dönmek lazım tabi 😊
@stark9397
@stark9397 3 жыл бұрын
@@mehmetburakaykenar Haklısınız hocam :) Discord kanalı kursanız orada insanlar birbirileriyle yardımlaşabilir aslında. Böyle bir düşünceniz var mı hocam?
@mehmetburakaykenar
@mehmetburakaykenar 3 жыл бұрын
@@stark9397 başka arkadaşlar da dediler discord işini ama odaklanamadim ona henüz malesef, nasipse ilerde inşallah 👍
@hakanozbek3021
@hakanozbek3021 3 жыл бұрын
merhaba hocam .bende fpga severlerden biriyim.yaptıgınız tüm calışmalar için teşekkür ederim.mümükünse bir sorum olabilir mi ? kitap ,videolardan basit verilog kodları(atama vb ilgili ) yazıyorum. kaynakta sematigi var.rtl anaysis rtl schematic ten görmek istedim ama kod dogru ancak çalıştırınca vivado kendini kapatıyor . sebebi ne olabilir ? bir sormak istemiştim.
@mehmetburakaykenar
@mehmetburakaykenar 3 жыл бұрын
merhabalar kolay gelsin, açıkçası bilmiyorum, bazen vivado bende de küsüp kapatıyor kendini :) ama sizin dediğiniz gibi hep aynı durumda değil, çok zorlayınca fln anca. malesef yorum yapamayacağım, işletim sistemi kaynaklı olabilir ama emin değilim
@BiqBanq
@BiqBanq 2 жыл бұрын
Windows kullanıcı adın, Türkçe karakter içeriyorsa veya kullanıcı adında boşluk varsa çalışmasında sorun yaşıyor olabilirsiniz.
@yigitgorkemulker1381
@yigitgorkemulker1381 2 жыл бұрын
Hocam constraint dosyası oluştururken create_clock -add -name sys_clk_pin -period 1000000000.00 -waveform {0 5} [get_ports {clk}]; şeklinde periyodu 1 saniye olacak şekilde ayarlayabilir miyiz yoksa port ismini girmek dışında bir değişiklik yapamıyor muyuz
@mehmetburakaykenar
@mehmetburakaykenar 2 жыл бұрын
0 5 yazan yeri kaldırın ya da modifiye edin o kısım duty cycle belirlemek için ve 10 ns ye göre ayarlı
@yigitgorkemulker1381
@yigitgorkemulker1381 2 жыл бұрын
@@mehmetburakaykenar periyot ve 0 5 değerlerinin ilişkisi nedir
VHDL ile FPGA PROGRAMLAMA - Ders7: Vivado Synthesis ve Testbench Simulation
27:45
Jaidarman TOP / Жоғары лига-2023 / Жекпе-жек 1-ТУР / 1-топ
1:30:54
Ozoda - Alamlar (Official Video 2023)
6:22
Ozoda Official
Рет қаралды 10 МЛН
УЛИЧНЫЕ МУЗЫКАНТЫ В СОЧИ 🤘🏻
0:33
РОК ЗАВОД
Рет қаралды 7 МЛН
Sohbetlerden Kesitler - FPGA ve avantajları nedir?
4:29
Coşkun Taşdemir
Рет қаралды 10 М.
VHDL ile FPGA PROGRAMLAMA - Ders16: VHDL UART Transmitter Sıfırdan Kod Yazma
35:24