There are 2 types of sequence detectors, overlapping and non-overlapping. Here, it is overlapping type. If incase you are looking for a typed code, check this comment: module seq1010(clk, rst, in, out); input clk,rst,in; output reg out; parameter s0 = 2'b00, s1 = 2'b01, s2 = 2'b10, s3 = 2'b11; reg [1:0] c_state, n_state; always @(posedge clk or posedge rst) begin if(rst) begin out
@VLSI-learnings Жыл бұрын
Combination circuts you used not blocking statements it's not correct.. please use blocking statments
@pradeeppurushothamanvadakk7360 Жыл бұрын
@@VLSI-learnings Thanks for correcting. made the change. Yet to simulate and check the result.
@aswiniv6428 Жыл бұрын
amazing sir, very clear explanation
@VLSI-learnings Жыл бұрын
Thank you
@amitavishwanath57223 жыл бұрын
Please do more videos on verilog hdl your videos are really good
@VLSI-learnings3 жыл бұрын
Ok
@gouthamrathod50562 жыл бұрын
Do more example bro,,it is helping us lot
@VLSI-learnings2 жыл бұрын
Ok
@aswiniv6428 Жыл бұрын
i have exam tmr, this video helped me
@VLSI-learnings Жыл бұрын
Thank you
@anime_thrones_endgame Жыл бұрын
👍👍😍
@umavathimarichetty20502 жыл бұрын
Very nice explanation sir..can you tell how to drive data in both clock positive and negative edge
@changeyourperspective12912 жыл бұрын
very useful, nicely explained
@VLSI-learnings2 жыл бұрын
Thank you
@hemanthnalajala67513 жыл бұрын
This is for overlapping case in sequential detector right ?
@VLSI-learnings3 жыл бұрын
Yes
@nalajalahemanth11443 жыл бұрын
@@VLSI-learnings Thank you
@biswarupdas28913 жыл бұрын
suppose I'm taking input sequence 10101101010111110001010 Then what should I do in case of test bench writing? I'm mean If I follow your process the testbench will be lengthy, then please teach us another way to write testbench in such case.
@AakashKumar-qq1ie2 жыл бұрын
use for loop he explained at the end of video.
@hatsuki23.112 ай бұрын
i dont understand about "out = 1'b0" 4 turn
@ranadeepgoud00152 жыл бұрын
write verilog code for the bidirectional buffer and verify using testbench
@maheshgoud33173 жыл бұрын
Bro..! You missed the output instantiation in testbench code i.e., output as wire
@VLSI-learnings3 жыл бұрын
Ok let see
@hyat123 жыл бұрын
Nice 👍
@VLSI-learnings3 жыл бұрын
Thank you
@VLSI-learnings3 жыл бұрын
Thank you
@mohansardar52473 жыл бұрын
showing Syntax error near "out=1'b0" while simulating on Xilinx ISE software.please help to solve this.
@VLSI-learnings3 жыл бұрын
Please check syntax errors in the code... it may be some typo mistakesin code.. you have correct it...
@mohansardar52473 жыл бұрын
@@VLSI-learnings ok sir
@catchyflicks Жыл бұрын
@@mohansardar5247 I got similar error. Then I have updated the code with output reg out. It is working now.
@mukulsharma86163 жыл бұрын
Can we make a sequence detector without using fsm
@VLSI-learnings3 жыл бұрын
you have to connect the sequence detector input "in" to 4 serial flops and and take extra four bit input to your design (what sequence you have to detect, give to "1010" to four bit input signal ) and compare with serial flops output with four bit input signal (what you added extra to your design) . you will get the result
@ehtashamnaeem6393 жыл бұрын
will u plz send me the verilog code of sequence detector 0110 using jk flip flop.
@ehtashamnaeem6393 жыл бұрын
i have state diagram and cir cuit diagram but i donnot know how to write the verilog of it.
@VLSI-learnings3 жыл бұрын
Why you required this... real time we will use d flop not jk flop
@geethkuldeep61133 жыл бұрын
Telugu ga bro?
@VLSI-learnings3 жыл бұрын
yes
@emintuzcu67012 жыл бұрын
please dont take your records at airport's plane taking of areas. thanks for information