KZ
bin
Негізгі бет
Қазірдің өзінде танымал
Тікелей эфир
Ұнаған бейнелер
Қайтадан қараңыз
Жазылымдар
Кіру
Тіркелу
Ең жақсы KZbin
Фильм және анимация
Автокөліктер мен көлік құралдары
Музыка
Үй жануарлары мен аңдар
Спорт
Ойындар
Комедия
Ойын-сауық
Тәжірибелік нұсқаулар және стиль
Ғылым және технология
No video
Timing Analysis using Prime Time
Рет қаралды 21,342
Facebook
Twitter
Жүктеу
1
Жазылу 764
Verilog HDL Programming
Күн бұрын
Пікірлер: 20
@rahulrajkashyap9530
3 жыл бұрын
wonderfull work sir...keep doind the novel work
@carterlee287
3 жыл бұрын
Really great!
@anandjbhatt
5 жыл бұрын
Good explanation
@vinayakpatil6621
4 жыл бұрын
Could you please make some training videos on Cadence tools?
@mystricriver8150
5 жыл бұрын
HI I want to ask how did solve this Error: Nothing matched for clock_name (SEL-005). I am facing the same error
@carterlee287
3 жыл бұрын
I'm also curious
@varmavams7402
Жыл бұрын
I got same.. solution?
@vlsikr
2 жыл бұрын
TQVM
@shelendra7782
6 ай бұрын
nice
@sachinsachdeva9781
3 жыл бұрын
Hello @siva , Sir i am getting the same error as you got at 03:15. How have you resolved that?
@StayInBliss
5 жыл бұрын
sir, when you r giving next....how to modify using eco file in ICC
@varmavams7402
Жыл бұрын
Hello sir, I got the same error while invoking my SDC file..how you changed sir
@AVINASHKUMAR-yd1gp
2 жыл бұрын
Isn't it a Mod 16 counter, johnson counter counts 2*no. of flops
@haideralisiddiquee7437
5 жыл бұрын
Hey, can you tell me from where you got those library .lib, .db, and .sdc
@veereshsb7221
3 жыл бұрын
From .lib And .SDC from synthesis team .db from top level SoC team
@StayInBliss
5 жыл бұрын
pls give some more on prime time tool
@intelpdk18a
6 жыл бұрын
Can you tell where would I get this saed90nm_typ_ht.db file?
@veereshsb7221
3 жыл бұрын
It's found in data file where your design is located
@AjitKumar-ki5st
4 жыл бұрын
sir how to reduce max violation plz tell
@mahendrapratapsingh8986
Жыл бұрын
hi can anyone pls let me know how can i download this tool for further analysis
1:42:52
prime time 1.1
fadhli mohamed
Рет қаралды 5 М.
10:25
Functional Simulation and Gate Level Simulation using Synopsys VCS Compiler
Verilog HDL Programming
Рет қаралды 12 М.
00:25
طردت النملة من المنزل😡 ماذا فعل؟🥲
Cool Tool SHORTS Arabic
Рет қаралды 21 МЛН
00:34
女孩妒忌小丑女? #小丑#shorts
好人小丑
Рет қаралды 84 МЛН
00:41
Ik Heb Aardbeien Gemaakt Van Kip🍓🐔😋
Cool Tool SHORTS Netherlands
Рет қаралды 9 МЛН
00:14
what will you choose? #tiktok
Анастасия Тарасова
Рет қаралды 3,5 МЛН
2:01:33
DVD - Lecture 5: Timing (STA)
Adi Teman
Рет қаралды 92 М.
26:17
Advanced VLSI Design: Static Timing Analysis
Sanjay Vidhyadharan
Рет қаралды 24 М.
52:06
VLSI - STA - SDC - Timing Constraints QnA Session
vlsideepdive
Рет қаралды 1,8 М.
31:45
FPGA Timing Optimization: Quartus Timing Analyzer
Greg Stitt
Рет қаралды 4,1 М.
36:59
prime time 1.2
fadhli mohamed
Рет қаралды 1,6 М.
36:15
ICC2 GUI MODE FLOORPLAN TO ROUTE DEMO
DCKROL_2898
Рет қаралды 1,2 М.
1:35:30
Advanced VLSI Design: 2023-24 Lecture 5 Static Timing Analysis
Sanjay Vidhyadharan
Рет қаралды 5 М.
7:09
What is TIMING ECO | VLSI | ASIC DESIGN | PHYSICAL DESIGN | VLSIFaB
VLSI FaB
Рет қаралды 6 М.
13:53
STATIC TIMING ANALYSIS | SETUPP | HOLD | SYNOPSYS | PRIMETIME | PHYSICAL DESIGN | VLSIFaB
VLSI FaB
Рет қаралды 12 М.
00:25
طردت النملة من المنزل😡 ماذا فعل؟🥲
Cool Tool SHORTS Arabic
Рет қаралды 21 МЛН